问题标签 [xilinx-ise]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
math - Xst:647 使用 Top 模块合成 Shift6 期间的警告
我已经为算术移位编写了 VHDL 代码 6。代码运行良好。但是当我将它用作顶部模块中的组件时，输入 b6 有一些未使用的位。所以它在合成过程中给出警告
在 ASIC 实施期间，它会发出警告：
此警告是否会在性能期间影响我的顶级模块的功率？我可以避免这些警告吗？算术移位 6 的代码如下。
verilog - Verilog 合成耗时过长
我正在 Xilinx ISE 的 Verilog 中编写一个可综合模块。其中一部分是创建一个 256x128x1 数组，每个单元格中有 1 位，并在每个时钟上升沿一次填充该数组 1 位。
我决定在填充它时忽略任何 for 和 while 循环以减少合成时间。但是，合成仍然需要很多时间（我现在已经让它运行了 30 分钟，它仍然没有停止）。在设计中需要创建这么多内存单元（32767）时，花费大量时间是否正常？
xilinx-ise - xilinx virtex 5 板中部分重新配置的起点
我将学习使用部分重配置 xilinx 板。我已阅读 xilinx 指南并了解 ISE、提前计划和 vivado。但一开始我找不到任何例子。是否有简单的示例代码开始？制作部分重新配置项目的步骤写在 xilinx 用户指南（ug720）中，但没有任何 verilog 或 vhdl 代码可以合成并继续使用它们！是否有简单的代码可以从它们开始？
optimization - 高级verilog设计分析
我正在尝试将设计实现到 Virtex II Pro FPGA（来自 Xilinx）中。问题是设计过度映射，占用了太多资源。为了克服这个问题，我需要知道我的代码的哪些块是最苛刻的（需要更多资源——LUT、FF、切片等）。我的意思是：这个 if-else（或 switch-case、while 等）需要多少资源？
Xilinx 没有用于此目的的工具。有解决方法吗？或者，更好的是，是否有第三方工具能够做到这一点？
由于我的 FPGA 很旧，我使用的是 ISE 和 PlanAhead 10.1。
verilog - 如何限制 verilog 中的计数器 reg 大小以进行 ise 合成？
我想在某些参数的函数中声明一个计数器 reg。我是这样做的：
这在模拟中效果很好，icarus但ISE 14.7不想合成它。这给出了这个错误：
WARNING:HDLCompiler:1499 - "/src/button_deb.v" 第 4 行：空模块
<button_deb>仍然是一个黑盒子。
如果我这样定义计数：
ISE很好地合成它。如果有人有线索？
verilog - $rtoi() 不是一个常数系统函数
我想为计数器设置一个常量的大小：
这适用于 XST (ise) 和验证器，但在 Icarus 中我遇到了这个错误：
我可以使用“整数”类型来解决这个问题：
但这在验证器中给了我一个警告：
你认为有一个好方法可以做到这一点，并与 Icarus、verilator 和 Xst 兼容吗？
memory - 在 xilinx ISE 中移动块 ram 文件
我有一个关于 Xilinx 块 RAM 文件的问题。我正在和一群人一起做一个项目。当一个人生成块 ram 时，另一组成员将 block_ram.xco 和 block_ram.vhd 文件迁移到他们的项目中，并在 ISE 中添加源。由于某种原因，这不起作用，并且块 ram 不起作用。我错过了任何其他必要的文件或步骤吗？
fpga - 使用 Atlys 板与运行终端程序的计算机进行 UART 通信
我想将超级终端连接到 Atlys Spartan-6 xc6slx45 FPGA，我按照我在 youtube 上找到的教程进行操作。但是当我按下按钮时，超级终端的屏幕仍然清晰。板与 PC 连接良好。
verilog - Verilog 代码在仿真中运行良好，但在 FPGA 上却不行
我一直试图在 Nexys 3 (Spartan 6) 板上实现一个简单的序列检测器。该代码在 Xilinx 仿真上完美运行，但在硬件上却无法运行。由于我是 FPGA 实现的新手，我无法解决这个问题。我不知道应该对代码进行哪些更改才能在硬件中工作。如果有人可以帮助我，那就太好了..
这是代码
clock - Xilinx ISE Board，尝试做两个时钟（ZYBO FPGA）
在我正在使用的 ZYBO 板的参考手册中，它告诉我我最多可以使用四个时钟。但是，当我翻阅 UCF 文件时，我只能找到其中一个。
考虑到 ISE 工具可能知道它在哪里，我使用了时序分析器来尝试让系统生成一个我可以使用的引脚 LOC，但这是一个失败。
然后我有了使用 PlanAhead 工具尝试查看工具是否会再次生成具有所需时钟引脚位置的 UCF 文件的想法。这又失败了。
我误解了手册吗？我只能使用一个时钟引脚吗？
这是有问题的摘录（12个时钟源）：
ZYBO 为 Zynq PS_CLK 输入提供 50 MHz 时钟，用于为每个 PS 子系统生成时钟。50 MHz 输入允许处理器以 650 MHz 的最高频率运行，DDR3 内存控制器以最高 525 MHz (1050 Mbps) 的频率运行。ZYBO 基础系统设计将 PS 配置为与该输入时钟正常工作，并且在创建定制设计时应用作参考。
PS 有一个专用 PLL，能够生成多达四个参考时钟，每个参考时钟具有可设置的频率，可用于为 PL 中实现的自定义逻辑提供时钟。此外，ZYBO 还直接向 PL 的引脚 L16 提供外部 125 MHz 参考时钟。外部参考时钟允许完全独立于 PS 使用 PL，这对于不需要处理器的简单应用非常有用。
Zynq-Z7010 的 PL 还包括两个 MMCM 和两个 PLL，可用于生成具有精确频率和相位关系的时钟。四个 PS 参考时钟或 125 MHz 外部参考时钟中的任何一个都可以用作 MMCM 和 PLL 的输入。有关 Zynq PL 时钟资源功能的完整描述，请参阅赛灵思提供的“7 系列 FPGA 时钟资源用户指南”。
图 13 概述了 ZYBO 上使用的时钟方案。请注意，以太网 PHY 的参考时钟输出用作 PL 的 125 MHz 参考时钟，以降低为此目的包括专用振荡器的成本。请记住，当以太网 PHY (IC1) 通过将 PHYRSTB 信号驱动为低电平而保持在硬件复位状态时，CLK125 将被禁用。
