问题标签 [xilinx-ise]

我想我在 VHDL 中有一些设计问题。

我正在尝试将一些引脚设置为高低。设置另一个连接的板。

我收到以下警告：

导致这些警告的代码部分可能是：我在 EDK 项目中有一个 IP：它有两个文件：reciever.vhd 和 user_logic.vh。在 user_logic.vhd 中，我制作了一些端口，并尝试为这些端口分配高值和低值。

我将这些端口设为外部端口并连接到一些引脚。但是我收到了上面提到的警告，我无法将相应的引脚设置为高和低。但是，如果在代码中我没有为输出端口分配任何值，则不会出现警告。

B5、C9 和 F7 的警告可以忽略。三警告总是来的。如果我没有在开始后放置这部分，则不会出现另一个警告： rs_dxen <= rs_dxen_i; rs_uart_out <= rs_uart_out_i; rs_hf_out <= rs_hf_out_i; rs_rxen_bar <= rs_rxen_bar_i; rs_te_485 <= rs_te_485_i;

我正在使用传感器并从中读取值。我已uart_lite在 xilinx EDK 中添加并将其引脚映射到板 GPIO。PS (Zynq PS) 时钟为 50Mhz/100Mhz/200Mhz。我以 115200 波特率从 UART 的 RX 接收数据，具有 2 个停止位甚至奇偶校验。

我正在使用文档中提供的寄存器使用 UART。有四个寄存器：ctrl_reg, stat_reg, RX_reg, TX_reg. 使用这些我可以配置我的 uart 来接收数据和传输数据。这是uartlite.

现在我正在接收数据并尝试在 Teraterm 上打印数据。

这是在正确模式及其寄存器中设置 uart 的代码。

所以我的while循环应该连续运行并打印值，但它只在打印18个字节后才停止？？但我的输出是这样的：

这是我的调试尝试：

我在“ubuntu”上安装了“ise14.6”。但安装后，我不知道如何启动它。
我在某处读过我必须获取setting.sh的信息。但是我安装了“ise14.6”的文件夹中没有这样的文件。请你帮忙。我需要启动它，然后我必须启动许可证配置管理器来加载新许可证。谢谢
问候

我正在寻找有关 Xilinx ISE *.filter 文件的文档。

以下是消息/警告/错误过滤器条目的简短示例：

在这种情况下，解释很简单：过滤带有警告 ID 1127 和严重警告的 XST 消息，这是由设计实体“button_center”引起的。

这可以通过使用通配符过滤来扩展：

所以 arg-Tag 用 match_type 扩展，并且标签值有一些通配符。这也是可以理解的。

但在某些情况下，一个过滤器标签中有多个 arg-tags：

这是什么意思？

我在 ISE 中创建了一个 VHDL 模块并生成了相应的原理图符号。我希望符号中的总线是可变宽度的，使用原理图布局编辑器中的属性指定。整个项目的 DRC 是可以的，但是当我尝试合成顶层原理图时，它会为我指定为“变量”的每个端口引发错误。我根据此处和此处列出的常识和示例建立了这一点。

模块的VHDL：

模块符号（在连接到 4 x 256 宽总线的示意图中）：

属性窗口：

错误日志：

在使用 Xilinx EDK 实现使用嵌入式软核 IP 的简单设计时，我们遇到了一些障碍，以下是我们面临的问题的详细概述。

根据我们的理解，我们遵循了使用 EDK 设计流程的解决方案所涉及的以下步骤

步骤 1- Xilinx ISE - 创建新项目 - 添加新源 - 选择嵌入式处理器，这将导致 XPS 的打开，我们可以在其中选择或创建软核 IP。

第 2 步 - Xilinx Platform Studio (xps) - 创建新的板级支持包 (BSP)，输入有关软核 IP、外设和其他详细信息的信息。- 将硬件设计导出到 sdk

第 3 步 - Xilinx SDK - 创建硬件平台 - 链接硬件 - 设置软件环境 - 创建 xilinx C 项目

问题-->

我在 xilinx ise 中创建了一个项目，然后使用 xps 添加了一个嵌入式处理器，但是当我尝试生成编程文件时，出现以下错误。

为了消除 gmake 错误，我已经为 gmake 创建了一个链接，并且它在 sdk 上成功运行，但这里显示错误。检查链接是否存在，我运行了“ln”命令并得到了这个输出

同样在许可证方面，我也面临问题，每次打开 xps 时，它都会显示许可证不存在并打开 xilinx 许可证管理器。就在几天前，我在 xilinx 网站上注册并获得了 .lic 许可证文件。

每次我打开 xps 时，我都必须遵循添加 xilinx.lic 文件的相同过程（PFB 屏幕供参考。）

​</p>

​</p>

在这里提到我之前的问题，我一直在利用三态与公共总线一起工作。我似乎仍然有一些实施问题。

三态使用这种类型的代码：

分配 io [width-1:0] = (re)?rd_out [width-1:0]:{width{1'bz}};

合成和翻译进展顺利。没有我没想到的警告或错误（我期待一些，因为这只是一次试运行，大多数组件没有做任何事情，因此将保持未连接状态）。但是当我真正尝试实现它时，所有总线（共有三个）输出一个 1111111111111111 或 -1，由我的二进制到 BCD 转换器转换。如果总线上接收到的指令为-1，我通过指示控制矩阵停止来检查是否确实如此，并且它确实停止了。

我收到的关于将三态转换为逻辑的警告是：

Xst:2040 - Unit Neptune_I: 16 个多源信号被逻辑替换（上拉是）

Xst:2042 - 单元 alu：16 个内部三态被逻辑替换（上拉是）：

等等。Neptune_I 是顶级模块，我相信它所指的多源信号是总线。

我怀疑上拉是不是这个问题的根源。它只是简单地把所有东西都拉起来，导致它一直是-1吗？但这对我来说没有意义，因为当三态被激活时，信号应该由它应该被控制的任何实体控制。

我想花时间用逻辑而不是三态替换代码，但我不确定如何继续。

任何帮助，将不胜感激。

我通过在线阅读书籍（Free Range VHDL）来学习 VHDL，并通过 Xilinx ISE Webpack 14.7 在我的 Nexsys2 上实施示例。我正在重新阅读 Free Range VHDL 文本，目前正在讨论流程的章节中。我对流程是什么以及它是如何工作的有深刻的理解，但是我实施了一个例子，但我不理解结果。

我使用以下代码实现了 8 比 1 多路复用器。

仅当“ce”信号为“1”时才执行多路复用器操作。一切都按预期工作。然后我通过从灵敏度列表中删除“ce”信号尝试了一个实验。根据我对流程语句的理解，它应该仅在敏感度列表中的信号发生变化时执行。通过移除“ce”信号，电路不应单独响应“ce”变化。这是修改后的电路：

如您所见，唯一的变化是从敏感度列表中删除了“ce”。然而，当我实现这个电路时，它的运行方式与灵敏度列表中包含“ce”的版本完全一样。换句话说，保持信号“d_in”和“sel”不变，但修改“ce”会导致流程语句执行并更改输出信号，就好像“ce”仍在敏感列表中一样。运行合成时，我没有收到任何警告。就像程序假设'ce'也应该被监控，但我认为这也应该产生一个警告......

谢谢您的帮助！

像 - create_generated_clock [get_pins xyz] -source clk -divide_by 4 -invert

我需要将 sdc 转换为 ucf 。

如何在 UCF 约束中编写 -invert ？

请告诉我在哪里可以找到 xilinx fpga 技术上支持的 DCM/PLL。示例 - virtex 4 支持 DCM_ADV 但 xcv5 不支持