问题标签 [xilinx-ise]

这是我的 Verilog 代码的一部分：

这是我的问题：当我在 Xilinx ISE 13.1 的行为仿真中运行它时，它工作得非常好，但在翻译后仿真中，ISE 会生成警告：

并且由于这些修整，除通道 [0] [0] 之外的所有通道的输出数据都为零。输入数据不断变化，因此通道不应该是恒定的，也不应该被修剪。有人可以向我解释这段代码有什么问题吗？

使用(* KEEP = "TRUE" *)和(* KEEP_HIERARCHY = "TRUE" *)不起作用。

有人提到 ChipScope 中的数据错误、触发错误或上传错误吗？

我正在使用带有 IP 内核流程的 ChipScope（来自 ISE 14.7）。所以我创建了 15 个不同的 ICON IP 内核作为 ngc 文件，并将它们全部封装在一个 VHDL 模块中。该模块应通过 ngc 文件的通用选择进行实例化。因此，我可以轻松选择活动 VIO/ILA 内核的数量。

目前我的项目有 2 个 VIO 内核和 5 个 ILA 内核，在 Kintex-7 325T 上使用大约 190 个 BlockRAM（总共 >400 个 BlockRAM）。当触发事件发生时，我有时会收到警告在缓冲区中找不到触发标记。数据缓冲区可能已损坏。或数据上传错误。

此错误与触发模式（正常触发事件、立即触发、启动触发）无关。它似乎主要发生在第 4 单元上（91 位数据 * 32k 深度 + 4 个单元中的每个 3 个触发端口）。据我所知，上传进度条可以在 1% 到 95% 之间的任何百分比处停止。

此外，我收到数百个这样的警告：

我的谷歌研究：忽略它们:)

XST 中还有一个 bug：此警告没有 ID，无法过滤 :(

截至目前，我试图解决这个问题：

• 降低/提高 JTAG 速度 -> 无效（程序设备不受影响）
• 重新编译的 ip core / 新的 ngc 文件
• 减小 ILA 窗口大小

那会是什么？

PS所有时间都满足了。

我正在做一个项目，其中一部分围绕在组合过程中找到带有 FPGA spartan 3 (Xilinx) 的 X mod 3 为中心。事实上，在这个项目中，在这个 ALU 模块之前还有一些其他的模块是顺序的。但在 ALU 模块内部，不允许使用顺序处理。所以我尝试从这里使用一种方法：

这是一个简单的手动操作方法。由于 1 = 22 mod 3，对于每个正整数，我们得到 1 = 22n mod 3。此外，2 = 22n+1 mod 3。因此，可以通过计算奇数位位置的 1 位来确定整数是否可被 3 整除，将该数字乘以 2，将偶数位位置的 1 位的数量相加，然后将它们加到结果并检查结果是否能被 3 整除。

示例：57 ₁₀ =111001 ₂。奇数位有 2 位，偶数位有 2 位。2*2 + 2 = 6 可以被 3 整除。因此 57 可以被 3 整除。

我已经在那里发布了我的代码。问题是，在我连接两个不同信号中的奇数位和偶数位之后：

我丢失了所有数据，之后没有 if 语句起作用。我用测试台模拟了我的代码。但它总是给出：

我已经对其进行了测试，我发现在连接之后不会传递任何数据。我不能使用顺序网络和向上计数和向下计数方法，或者它们都与 clk 和顺序过程一起使用的移位寄存器方法。

任何人都可以帮助我，解决我的代码中的问题，如果有人有更好的方法或更好的实现方式，让我无处可去！！！

这是我的代码：

我编写了这个 VHDL 程序 vor 一个 ALU 及其正在工作的测试平台：

ALU 代码：

测试台代码：

为了稍微缩短代码清单，我没有发布 ALU 所做的所有操作。我可以管理它以将 ALU 更改为没有 clk 的 ALU，但是如何使用测试台对其进行测试？

当我使用 Xilinx 9.1i 编译时，它告诉我：

• “第 91 行。Tens 的类型与 tensOut 的类型不兼容。”
• “第 92 行。Ones 的类型与 oneOut 的类型不兼容。”

但两者都是 std_logic_vector (7 down to 0)

这是代码：

每次我尝试设置 Xilinx 9.2i 时，安装会在 99% 处停止，并且 Windows 会出现一条消息说程序已停止，我该怎么办？

我正在做一个项目，但无法连接顶部模块中的组件。我只是看不出我做错了什么。任何建议都受到高度赞赏。

除了看不到 RTL 原理图中的组件外，我还收到了一些警告：

所以这里是顶层模块的实现：

这是我在顶部模块中实例化的两个实体：

我还收到更多警告：

我在这方面花了很多时间（这是一个更大项目的一部分，我只是想通过逐步进行故障排除来重新启动），现在我一无所知。:(

感谢您的时间。

重大更新。没关系。我发现了一个以 Torrent 形式存在的旧版 XILINX ISE 套件。旧版本有测试台波形。我真的不喜欢他们停止某些应用程序的商业模式，这种模式使流程更容易。

我的问题是我正在工作一个简单的机器原理电路，它试图在某些条件下显示波形。但是我使用的是最新的 Xilinx ISE，它没有测试台波形（我似乎无法在 Windows 8.1 上下载旧版本）。

我一直在努力学习正确的 VHDL。这是我拥有的生成的 VHDL。

这些是我要使用测试台的条件......但需要一个等效的 VHDL。

打开 HDL Bencher 窗口。在 Initialize Timing 窗口中，选择选项 Single Clock。将时钟高电平时间和时钟低电平时间设置为 50 ns，输入设置时间和输出有效延迟设置为 10 ns，并将测试台的初始长度设置为 2500 ns。检查值后，单击完成。

我找到了不同的 VHDL 语言站点......但我无法真正澄清任何事情。如果需要更多细节，我会尽量提供。

我有以下用verilog编写的LFSR：

我尝试按如下方式实例化它：

不知道我做错了什么，它无法在 ISE14.7 和 Modelsim 10.2 中编译。

是什么导致了问题，我该如何解决？

谁能告诉我有关 AXI 总线及其信号的信息。我还想了解 AXI 总线到叉骨总线包装器以在 VHDL 中实现它。我正在研究 FPGA 中寄存器的实现，然后从 LINUX 发出相应的命令来驱动 zedboard 上的 LED。Wishbone 总线用于传输数据并与寄存器进行通信。