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重大更新。没关系。我发现了一个以 Torrent 形式存在的旧版 XILINX ISE 套件。旧版本有测试台波形。我真的不喜欢他们停止某些应用程序的商业模式，这种模式使流程更容易。

我的问题是我正在工作一个简单的机器原理电路，它试图在某些条件下显示波形。但是我使用的是最新的 Xilinx ISE，它没有测试台波形（我似乎无法在 Windows 8.1 上下载旧版本）。

我一直在努力学习正确的 VHDL。这是我拥有的生成的 VHDL。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY top_top_sch_tb IS
END top_top_sch_tb;
ARCHITECTURE behavioral OF top_top_sch_tb IS 

   COMPONENT top
   PORT( Q1 :   OUT STD_LOGIC; 
          RCO   :   OUT STD_LOGIC; 
          INPUT :   IN  STD_LOGIC; 
          PRE   :   IN  STD_LOGIC; 
          CLK   :   IN  STD_LOGIC; 
          Q0    :   OUT STD_LOGIC);
   END COMPONENT;

   SIGNAL Q1    :   STD_LOGIC;
   SIGNAL RCO   :   STD_LOGIC;
   SIGNAL INPUT :   STD_LOGIC;
   SIGNAL PRE   :   STD_LOGIC;
   SIGNAL CLK   :   STD_LOGIC;
   SIGNAL Q0    :   STD_LOGIC;

BEGIN

   UUT: top PORT MAP(
        Q1 => Q1, 
        RCO => RCO, 
        INPUT => INPUT, 
        PRE => PRE, 
        CLK => CLK, 
        Q0 => Q0
   );

-- *** Test Bench - User Defined Section ***
   tb : PROCESS
   BEGIN
      WAIT; -- will wait forever
   END PROCESS;
-- *** End Test Bench - User Defined Section ***

END;

这些是我要使用测试台的条件......但需要一个等效的 VHDL。

打开 HDL Bencher 窗口。在 Initialize Timing 窗口中，选择选项 Single Clock。将时钟高电平时间和时钟低电平时间设置为 50 ns，输入设置时间和输出有效延迟设置为 10 ns，并将测试台的初始长度设置为 2500 ns。检查值后，单击完成。

我找到了不同的 VHDL 语言站点......但我无法真正澄清任何事情。如果需要更多细节，我会尽量提供。

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