vhdl - 到 Wishbone Wrapper 的 AXI 总线

Question

谁能告诉我有关 AXI 总线及其信号的信息。我还想了解 AXI 总线到叉骨总线包装器以在 VHDL 中实现它。我正在研究 FPGA 中寄存器的实现，然后从 LINUX 发出相应的命令来驱动 zedboard 上的 LED。Wishbone 总线用于传输数据并与寄存器进行通信。

Answer 1

以下是 AMBA（高级微控制器总线架构）的一些文档，包括 AXI 和 AXI-Light：

• Xilinx UG761 - AXI 参考指南
• ARM - AMBA 开放规范
• 维基百科文章

如果你要为 WishBone 写一个 GPIO 到 register 映射模块，你为什么不写一个 AXI to register / GPIO mapper 并省掉 AXI2WB 桥接器呢？

我以为OpenCores有一个 AXI2WB 包装器，但我找不到它。

Answer 2

我知道，这是一个老问题，但由于没有提供正确 HDL 源链接的答案，我想提出一些建议：

1. Daniel Strother 用 Verilog 编写了一个AXI 到 WB 桥接器（写于 2011 年）
2. 在OpenCores上，我和我的同事用 VHDL 编写了一个非常简单的 AXI4-Lite 到 Wishbone 桥接器（该项目还包含 AXI4-Lite 到 IPbus 桥接器）。