问题标签 [xilinx-ise]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
fpga - 分布式FPGA设计
我是 fpga 编程的新手，我想知道如何使我的 fpga 设计可分发。这是我想到的场景。我有一个计算机网络，每台计算机都部署了一个基于 fpga 的外围设备。我想定期更新外围设备上的 fpga 设计。我如何在不花大笔购买软件许可证的情况下做到这一点？
我有一个用于 fpga 的小型开发套件，它附带一个可执行文件来加载示例设计文件（它是 Altera fpga FYI）。有谁知道我将如何创建这样的可执行文件？
一些细节：我的 fpgas 是 Xilinx Spartan 6E。我正在使用 Xilinx ISE 进行 fpga 开发。主机运行 debian linux。
感谢您的任何建议！
vhdl - 通过使用 Xilinx 软件编写的 VHDL 代码通过 FPGA 设计找到最大延迟
我正在研究 AES 代码，我的目标是创建一个能够提供最快性能的架构。因此我需要从给出输入的时间确定延迟并获得最终输出。该设计将在 fpga 上实现。我需要通过 xilinx 仿真和设计总结找到延迟。但是我无法理解各种报告。
对于模型一，我给出了设计摘要中的 3 份报告。
- 综合报告
- 地点和路线报告
- 静态时序报告
静态时序报告
地点和路线报告
综合报告
vhdl - VHDL 综合错误。信号 blk_pointer 无法合成，同步描述错误
我对该代码的合成有疑问。显示的错误是“信号 blk_pointer 无法合成，同步描述错误。当前软件版本不支持您用于描述同步元素（寄存器、内存等）的描述样式。”。
我想保存两个设备之间的通信消息。具有下降沿和上升沿的部分是找到消息的当前部分，并创建指向该部分的指针（msg_pointer，blk_pointer）。然后我想将当前值保存到缓冲区。
它在我删除最后一部分（带有 for 循环的部分）时起作用。
新增两个流程：
下一个错误是：并发分配中的整数上的多源。（外部指针）
和没有错误的新版本：
强文本
verilog - 错误：模拟器：702 - 在 ISim 中尝试后路由时找不到设计单元 work.glbl ...
我正在尝试在 Post-Route 模拟中运行我的项目。行为模拟工作正常，我希望它在 Spartan 3E 入门板上工作。它还能够生成正在执行的编程文件。
使用 ISE 14.7
我得到的错误是：
在“设计选项卡”中，它将 ClockDivider 和 DATAPATH_TEST 显示为“？”。当我将关联从“全部”设置为“模拟”时，文件会出现，但我收到有关“尚未指定顶级模块”的错误
从谷歌搜索，我尝试“清理项目文件”并重新创建项目。我还尝试从 /opt/Xilinx/14.7/ISE_DS/ISE/verilog/src/ 获取 glbl.v 并将其放入，但我不确定如何处理它。
我的测试台：
fpga - 如何更新 ISE 中的 coe 数据？
我在 ISE (Webpack) 中有一个简单的项目，它由我用 coe 文件中的数据填充的 ROM 块组成。如果我使用外部应用程序（例如记事本）编辑该文件，那么如何将更改传播到我的设计实现？即使双击 xco 并单击“生成”按钮似乎也不起作用，到目前为止我能够做到的唯一方法是删除核心并从头开始重新构建它。
vhdl - 为什么动态功耗总是为零？
我想获得一份准确的功率报告，其中包含真实的动态和静态功耗。我正在研究 Xilinx spartan3 板。我的代码没有错误，但是在 ISE（Xilinx 综合工具）中选择“生成文本功耗报告”后，功耗报告总是显示我的设计没有动态功耗。（为什么？）
电源报告：
我的代码：
警告列表：
设计负载 20% 完成设计负载 25% 完成设计负载 30% 完成设计负载 60% 完成设计负载 95% 完成设计负载 100% 完成警告：PowerEstimator:270 - 功率估计被认为不准确。查看
警告：电源：1337 - 时钟网络“clk_BUFGP”的时钟频率为零。
警告：电源：1337 - 时钟网络“clk_BUFGP/IBUFG”的时钟频率为零。
警告：电源：1369 - 未找到一个或多个时钟的时钟频率
根据“Brian”评论，我编辑了电源报告的结果：
vhdl - 无法理解我的代码中的错误
我正在研究 t-bird 灯控制器，我的代码中不断出现这些错误，当我浏览代码时，它并没有什么问题！我在VHDL方面没有太多经验，但我可以判断它是对还是错，请我需要你的帮助
这些是错误
verilog - 正确分配输出数组
如何将输入总线分配给输出总线，而不必分配每个索引（无循环）。
我有这样的想法：
但是这段代码不起作用。我需要：out[0] = in[0], out[1] = in[1], out[2] = in[2]。
verilog - 函数中的for循环
在函数中使用for循环时，我对verilog中的计时有一些疑问。
如何估计执行 for 循环正在运行的函数所需的时钟周期？
以及如何估计一次 for 循环迭代所需的时钟时间。
函数是否像中断一样工作。例如：如果我在顺序逻辑中调用一个函数，那么一切都会停止，直到函数完成？
[更新] 这里有一些关于我正在使用 for 循环的更多信息。
vhdl - HDLParsers：800“**”类型与“**”类型不兼容
这是即将到来的错误
错误：HDLParsers：800 decoded_address 类型与“0”类型不兼容。错误：HDLParsers：800 decoded_address 类型与“1”类型不兼容。错误：HDLParsers:800 decoded_address 类型与“2”类型不兼容。错误：HDLParsers：800 decoded_address 类型与“3”类型不兼容。错误：HDLParsers：800 decoded_address 类型与“4”类型不兼容。
是不是因为address和decoded_address是两种不同的数据类型？关于如何摆脱这个错误的任何想法？