问题标签 [xilinx-ise]

我正在尝试将一个数据块（16 个字节，4 个字）从我的实体缓存写入我的其他实体内存。

内存是字节可寻址的，所以我一次只能写 1 个字节。当一个字节被写入时，内存会将mem_done更新为 1。

要编写一个块，我需要：

• 写一个字节，

• 等待mem_done被设置（通过内存实体），

• 递增mem_address（给内存的下一个地址）、byte_count和每 4 个字节递增word_offset（缓存中字的偏移量）。

• 循环直到所有单词都被写入（word_offset = words_per_block-1）。

在使用 Xilinx 进行综合时，我收到 wait_loop 错误“超出非静态循环限制”。

• 我不能在循环中使用等待直到语句（错误：不允许多个等待语句）。

• 我不能使用 FSM，因为状态转换会浪费一个时钟周期（而且我有时序限制）。

在不打破循环限制的情况下，我该怎么做？

我正在尝试使用 Impact 的批处理命令 shell (ISE v14.6) 并使用以下命令行调用来读取 Xilinx Spartan 3AN FPGA 的 57 位设备 DNA：

impact -batch file.txt

file.txt 的内容是：

我从 Impact 那里得到的响应是错误的，并且随着我拨打的每个电话而改变。我知道这是错误的，因为我已经在我的 HDL 中实例化了 DNA_PORT 原语并且正在读取正确的 DNA。这是 Impact 的回复之一的最后几行：

有人用这个命令成功过吗？如果是这样，我做错了什么？

作为一个课程项目，我必须在 FPGA 上实现一个算法。目前我正在考虑算术算法和想法，比如实现浮点数的 4 个基本运算符。由于我是此类主题的新手，因此如果有人提出值得实施的算法，我将不胜感激。

I want to compute sum of elements of an array. Elements of the array are assigned on each clock rising edge (sequentially). I don't want to get the sum of elements on the next clock rising edge, So the design of sum must be combinational. I can get the correct result in simulation without any errors, but my code is not synthesized in ISE (Xilinx Synthesis tool). I'm working on Spartan3.

My code :

ERROR :

Xst:902 - Unexpected shiftReg event in always block sensitivity list.

I searched for solutions. One way is to add all of the elements of shiftReg in sensitivity list, but in my project the number of elements is K (K is a parameter).

我正在尝试合成代码，没有错误，但在地图报告中我收到以下信息性消息：-

INFO:LIT:244 - 此设计中的所有单端输出都使用压摆率受限的输出驱动器。通过在原理图中将它们指定为快速输出，可以显着减少速度关键单端输出的延迟。

我创建了一个模块，它接受一个指定模块数据线字节宽度的参数。它看起来像：

问题是唯一有效的宽度是 1、2、4、8 或 16 个字节。如果 DATA_BYTE_WIDTH 使用任何其他值，则根本不会生成互连。但赛灵思似乎并不关心这一点。如果提供了无效值，它将很高兴地“生成”任何内容：生成的设计合成但根本不起作用。

有没有办法检查参数的值并在它无效时抛出错误？我已经尝试过$error和（如这里assert所讨论的），以及（如这里所提到的）。Xilinx 拒绝使用任何这些函数，而是抛出语法错误并拒绝继续。$display

理想情况下，我希望在决赛中投入一些东西else，generate但此时我会满足于几乎任何东西。

我正在使用 VHDL 进行秒表项目，但我不知道如何制作计数器的 CLK 方波？请帮忙。

这是我的代码：

我是 Verilog、ISE、FPGA 的新手。我正在尝试在 FPGA 中实现一个简单的设计，但整个设计正在被优化掉。它基本上是一个具有一些任意值的二维数组。这是代码：

它很好地通过了 XST 综合，但在实施过程中未能通过 MAP。给出了两个错误：

错误：地图：116 - 设计为空。不会进行任何处理。
ERROR:Map:52 - 处理 RPM 时遇到问题。

整个代码都在 XST 中进行了优化。为什么？我究竟做错了什么？

我正在尝试为浮点数制作 ALU。这是我的代码，每当我尝试运行测试台波形模拟器的仿真时都会崩溃，说明：

isim_beh.exe 已停止工作

PS Floating 是乘法的组件。Adder 是加法和减法的组件。

我在 Matlab 中使用 Xilinx 系统生成器块，我发现块黑盒可以生成和模拟 vhdl 代码。我在 vhdl 中为端口编写了一个简单的程序，并且，

我在 xilinx 中使用 blackbox 进行仿真，并制作仿真模式 ISE Simulator，因为我使用的是 xilinx 。

我感谢任何形式的帮助谢谢:)