matlab - blackbox xilinx 系统生成器中的错误

Question

我在 Matlab 中使用 Xilinx 系统生成器块，我发现块黑盒可以生成和模拟 vhdl 代码。我在 vhdl 中为端口编写了一个简单的程序，并且，

--import std_logic from the IEEE library
library ieee;
use ieee.std_logic_1164.all;

--ENTITY DECLARATION: name, inputs, outputs
entity andGate is                   
   port( A, B : in std_logic;
            F : out std_logic);
end andGate;

--FUNCTIONAL DESCRIPTION: how the AND Gate works
architecture func of andGate is 
begin
  F <= A and B;     
end func;

我在 xilinx 中使用 blackbox 进行仿真，并制作仿真模式 ISE Simulator，因为我使用的是 xilinx 。

我感谢任何形式的帮助谢谢:)

Answer 1

检查您的网关，您应该选择其输出为布尔值

另外，检查系统的采样时间，你应该让 all 等于 1