问题标签 [xilinx-ise]
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logic - XILINX ISE 将 I/O 标记设置为时钟
我在 Xilinx ISE IDE 上并使用原理图编辑器。
（点击打开新窗口）
约束文件如下：
但是当我想编译我的程序时，出现了这个错误：
如何解决？
vhdl - 用 dsp48 生成语句
我是 VHDL 新手，并试图创建一个项目，我需要使用 dsp 块来更快地计算大数（256 位）。我使用 coreGenerator 创建了这个 DSP48macro，但是生成语句出现语法错误。请如果有人可以帮助我哪里出错了。
注意：第一部分是coregen生成的组件。另一部分是我试图实例化块的部分。单块工作正常。如果您需要其他信息，请帮助或让我知道。由于我在生成语句中遇到错误，我希望你能告诉我我哪里出错了。
A(i), B(i) 是 (47 downto 0) 和 cin, cout 都是 0 到 5 数组来传播进位。
谢谢你。
vhdl - VHDL：有限状态机中的默认值
我正在尝试制作一个基于串行输入切换状态的有限状态机。我需要一些关于我的代码是如何执行的解释。我在一本教科书中读到，过程中我标记为“默认值”的部分是我应该放置默认值的地方。但是，每当我切换状态时，我的信号似乎都会采用这些值。例如，我将 state_next 设置为 idle 作为默认值。这样做导致FSM无缘无故地从其他状态继续跳转到idle。
我的另一个问题是澄清 FSM 的整个过程是如何执行的。当我从一种状态转移到另一种状态时，是否应该执行 case 语句之前的部分（标记为 DEFAULT VALUES 的部分）？还是仅当我从稍后的状态移回空闲状态时才执行？什么时候应该执行默认值部分？
我的代码如下所示。请参阅“下一状态逻辑”部分。
vhdl - 如何在文本文件中创建 Tcl 命令列表，然后在 ISim 中运行它？
似乎比每次都单独输入要方便得多。
这个链接对我来说很不清楚：
http://sagekingthegreat.blogspot.com/2013/08/how-to-execute-tcl-script-in-xilinx.html
示例代码：
我只是在寻找 Tcl 命令以在 Simulation GUI 的控制台窗口中输入以运行这些命令（在记事本 ++ 中输入，并在我的项目文件夹中保存为 .tcl 文件）
vhdl - 如何显示自验证测试台中发生的错误数量？
下面是我的一个简单（非时钟）4 位加法器的测试台代码。我的模拟当前将显示发生的任何错误以及最后的“测试完成”。如果没有错误，模拟将简单地返回“测试完成”。
我的问题是：
有没有办法以某种方式包含“if”语句，以便在模拟中未检测到错误时显示“测试完成，没有错误”，并在模拟中显示“测试完成，发现 [x] 错误”在模拟中检测到错误（其中 x 是模拟完成时返回的可变错误数量。）？
使用下面的答案，这是生成的工作代码：
vhdl - 在 Xilinx 中测试 Assert 语句时出错
我目前收到此错误
错误：HDLCompiler：1731 - 行 ...：找到运算符“=”的“0”定义，无法确定“=”的确切重载匹配定义
对于下面显示的最后 2 个断言语句（PulseOutput 和 IsCounting）。它不喜欢等号，但是您如何测试 1 位信号值？它上面的断言 (CountTemp) 没有收到错误。任何的想法？！
vhdl - 在测试台中将 std_logic 转换为整数？
我试图在 ISim 的控制台窗口中的特定时间返回一个 CLK 信号的值（如下面的代码所示，7.5ns）。我收到此错误：
错误：HDLCompiler:258 - “保存的项目..” 第 91 行：无法将 std_logic 类型转换为无符号类型
我已经将这种转换（ integer'image(to_integer(unsigned((generic_signal)))); 与std_logic_vectors一起使用，它工作得很好，但这个不会。CLK 值是 0 或 1，我只想在给定时间返回该值。你知道更有效的方法吗？您是否碰巧知道一个链接，我可以在该链接中看到更多使用“图像”返回变量值的方法
vhdl - For循环在测试台过程中生成错误的值吗？
我想在模拟期间以 7.5 ns、15 ns、22.5 ns 等时间值返回 A、B 和 Y 的值。下面是我迄今为止实现的代码（用于 for 循环）。从数学上讲这是有道理的，但它有时会返回 7.5 ns、30 ns、67.5 ns、120 ns 的值……我不知道我的代码哪里出错了。你知道一个更好的方法来实现这个吗？
vhdl - 在测试台过程中发出格式化“if”语句？
这一直让我发疯。这是我到目前为止的代码：
还有一张ISim波形图---> i.imgur.com/G5KvCQe.jpg
此测试的目的是确认当 InputSignal = '1' 在上升沿 (SYS_CLK) 时，会发出一个脉冲 (SyncOutputSignal) 等效且与 SYS_CLK 的周期一致。
但是，每次 CLK 变高且 InputSignal 为高时都会发出错误报告。
长话短说，我需要一种方法来告诉程序在再次测试我的代码中列出的断言语句之前等待下一个 InputSignal 脉冲。有任何想法吗？？
vhdl - 在 ISim 中将 std_logic_vector 报告为无符号整数？
这是我正在使用的库：
信号：
和报告声明：
我收到此错误：