在我正在使用的 ZYBO 板的参考手册中，它告诉我我最多可以使用四个时钟。但是，当我翻阅 UCF 文件时，我只能找到其中一个。
考虑到 ISE 工具可能知道它在哪里，我使用了时序分析器来尝试让系统生成一个我可以使用的引脚 LOC，但这是一个失败。
然后我有了使用 PlanAhead 工具尝试查看工具是否会再次生成具有所需时钟引脚位置的 UCF 文件的想法。这又失败了。
我误解了手册吗？我只能使用一个时钟引脚吗？
这是有问题的摘录（12个时钟源）：
ZYBO 为 Zynq PS_CLK 输入提供 50 MHz 时钟，用于为每个 PS 子系统生成时钟。50 MHz 输入允许处理器以 650 MHz 的最高频率运行，DDR3 内存控制器以最高 525 MHz (1050 Mbps) 的频率运行。ZYBO 基础系统设计将 PS 配置为与该输入时钟正常工作，并且在创建定制设计时应用作参考。
PS 有一个专用 PLL，能够生成多达四个参考时钟，每个参考时钟具有可设置的频率，可用于为 PL 中实现的自定义逻辑提供时钟。此外，ZYBO 还直接向 PL 的引脚 L16 提供外部 125 MHz 参考时钟。外部参考时钟允许完全独立于 PS 使用 PL，这对于不需要处理器的简单应用非常有用。
Zynq-Z7010 的 PL 还包括两个 MMCM 和两个 PLL，可用于生成具有精确频率和相位关系的时钟。四个 PS 参考时钟或 125 MHz 外部参考时钟中的任何一个都可以用作 MMCM 和 PLL 的输入。有关 Zynq PL 时钟资源功能的完整描述，请参阅赛灵思提供的“7 系列 FPGA 时钟资源用户指南”。
图 13 概述了 ZYBO 上使用的时钟方案。请注意，以太网 PHY 的参考时钟输出用作 PL 的 125 MHz 参考时钟，以降低为此目的包括专用振荡器的成本。请记住，当以太网 PHY (IC1) 通过将 PHYRSTB 信号驱动为低电平而保持在硬件复位状态时，CLK125 将被禁用。
