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我有与 DC 编译器 Synopsys 相关的问题。在合成单元放置在端口附近时是否有任何限制。我不想使用固定位置。我在想，一些单元格对于放置在端口附近非常重要，但我不想使用固定单元格或任何具有固定坐标的约束......

我正在研究 HEVC CABAC 编码器的硬件实现。但我仍然不知道如何测试它。

从我读过的论文中，从 HEVC 测试模型（HM）中提取的标准测试序列或测试向量通常用于测试实现。问题是我是 C++ 的初学者，而 HM 似乎太复杂了。

如何从 HM 中提取 CABAC 编码器的输入和输出？或者是否有任何可用的测试向量可供即时使用？

是否有任何在线工具/应用程序可以帮助我检查编写的 RTL 的综合输出？

示例：我已经编写了一些 RTL 代码（在 verilog 中）并想检查

-> 是否可以合成？

-> 网表 RTL 已生成。

我在 Verilog 中为加法器编写了门级代码。加法器的输出如下所示。如您所见， sum 和 cout 始终在 z 中。我不知道为什么。你能检查一下我错过了什么吗？谢谢你的时间。

输出：

a = x, b = x, cin = x, summ = z, cout = z 在时间 = 0

a = 0, b = 0, cin = 0, summ = z, cout = z 在时间 = 10

a = 0, b = 1, cin = 0, summ = z, cout = z 在时间 = 20

a = 1, b = 0, cin = 0, summ = z, cout = z 在时间 = 30

a = 1, b = 1, cin = 0, summ = z, cout = z 在时间 = 40

a = 0, b = 0, cin = 1, summ = z, cout = z 在时间 = 50

a = 0, b = 1, cin = 1, summ = z, cout = z 在时间 = 60

a = 1, b = 0, cin = 1, summ = z, cout = z 在时间 = 70

a = 1, b = 1, cin = 1, summ = z, cout = z 在时间 = 80

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我对自定义计数器有一个基本的了解。我知道一种实现 (8,4,2,1,2,4) 计数器的方法，即使用 FSM，但我无法弄清楚电路将如何实现？

我希望序列块在执行时显示一些信息。

例如：

我尝试了这段代码，但遇到了以下错误：

任务 $display 在需要函数的地方调用。请更正任务调用并重新编译。

我该如何克服呢？

是否可以使用foreach循环遍历带有通配符“*”的关联数组？

我的问题是关于从 Perl 文件中提取数据。附件中有标准格式的网表。运行程序后，我将元素放入一个数组中@name_gate，但是当我尝试print @name_gate[0]而不是第一个元素时，我得到了整个第一列，类似地@name_gate[1]，第二列。

所以问题是我又得到了一个字符串@name_gate[0]，我想在其中逐个访问元素。

上面的代码打印整列 1 2 3 4 到 14。如何提取单个元素，如 1 或 2 或 14 等。这是当前输出

为什么下面的代码不推断闩锁？

如果 d 和 rst 都为 "0" ，工具如何知道分配给 "e" 的内容？

我正在阅读有关 SV 优先级关键字的信息。我在 Sutherland 撰写的论文中找到了以下示例：

如果不使用 {priority}，我不太确定为什么我们会看到模拟合成不匹配。假设我们不使用 {priority} 并且 {IRQ} 总是一个热点。在这种情况下，即使 DC 优化掉优先级编码器逻辑，sim 和综合也应该始终匹配。不是这样吗？任何时候 IRQ 都可以取 4 个值中的任何一个。

我不确定我错过了什么。