问题标签 [asic]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
hardware - 绘制时序图的工具
最近，我正在与一个开发ASIC的硬件设计团队合作。我正在使用 Microsoft Excel 绘制很多时序图，因为它很容易导入 Word 文档。但是，使用 Excel 变得越来越困难。
什么可以用来画时序图？有什么简单的工具吗？
verilog - 用于 Verilog 或 SystemVerilog 的 TAP（测试任何协议）模块
Verilog是否有 TAP（测试任何协议）实现？这会很好，因为这样我就可以使用证明来自动检查我的结果。
更新：10/9/09：有人问为什么不使用断言。部分 TAP 给了我一些很好的报告，例如文件数量和测试数量。它还可以与 smolder 一起使用，以报告一段时间内的进度。
2009 年 10 月 12 日：我正在寻找一个最小的实现，在开始和结束时测试数量以及 ok、diag 和 fail 功能。is() 真的很好，但不是必需的。
verilog - 您应该删除 Verilog 或 VHDL 设计中的所有警告吗？为什么或者为什么不？
在（常规）软件中，我曾在使用 gcc 选项 -Wall 显示所有警告的公司工作。然后他们需要被处理。在 Verilog 或 VHDL 中进行非平凡的 FPGA/ASIC 设计时，通常会有很多警告。我应该担心所有这些吗？你有什么具体的技巧可以推荐吗？我的流程主要针对 FPGA（尤其是 Altera 和 Xilinx），但我假设相同的规则也适用于 ASIC 设计，可能更适用于在构建后无法更改设计。
2010 年 4 月 29 日更新：我最初考虑的是综合和 P&R（Place & Route）警告，但模拟警告也是有效的。
asic - 了解 ASIC 的 CMOS 性能和复杂性：350nm 到 45nm 工艺
我正在尝试在 MOSIS 项目的帮助下构建 ASIC 芯片。（他们通过将多个小项目组合成一个晶圆厂来降低成本）。我可以在 350nm 到 45nm 之间进行选择，以及介于两者之间的一切。
我的项目包括硬件实现，即 sha256 算法。我有 1 个执行算法的门管道。这条单一管道大约有 50,000 到 75,000 个门。
理想情况下，我想在 350nm 工艺上安装多个管道。我不确定 350nm 是否足够小。我在哪里可以找到有关在 350nm 到 45nm 工艺上预计可以放置的栅极数量的信息，即 0.063mm^2
另外，每个过程的性能如何。我的管道的每一步延迟都小于 100 皮秒。我可以在 350nm 上获得 80MHz 或更高的快速时钟吗？
谢谢你。
verilog - 当 RTL 人员和验证工程师都错过了特定的规范功能时，如何发现不符合规范？
我有一些关于 IP 验证的问题。
假设如果在 RTL 和验证计划（覆盖点）中都遗漏了 IP 规范中的特定设计/功能，您将如何识别此错误？
由于它尚未在 RTL 中实现（SPEC 中缺失），我们无法从代码覆盖率中识别。
请对此有所了解。
谢谢
asic - ASIC 设计 - 组合逻辑
几天前我接受了一次面试，这是他们在一轮中问我的问题：
a一个多路复用器，它在选择线是1和b当它是时给出输出0。输出表示为C。and这只能用andnot门来实现。
我几乎明白了，但不确定最终如何在组合 ckt 中接收输出。这是我在这里错过的一件非常简单的事情。我把选择线给了一个and门和输入a，选择线和输入b通过一个not门到另一个and门，所以我得到了输出A，B但是我们怎么能单独有一个输出呢？要么a要么b?
svn - 是否有任何硬件 (ASIC) 公司使用 mercurial (hg)
你知道有哪些大公司（最好是硬件）成功地使用了 mercurial 作为他们的版本控制系统（vcs.）
我有 svn/cvs/perforce 和一点 git 的经验。内部政治正在推动我们走向 cvs，尽管我觉得这是一个糟糕的选择：
我最喜欢 perforce 的原因：
- 在硬件公司中经过实战考验。
- 可以很好地处理大型二进制文件。
- 处理大型项目非常好> 10G。
- 非常明智地处理符号链接。
- 提供原子签入。
- 灵活的分支机制。
- 合并工具似乎运作良好。
- 用户永远不需要使用管理命令。
我不喜欢 CVS 的原因：
- 不支持原子签入。
- 数据库可能会损坏。
- 可能需要管理员命令来修复用户错误。
我喜欢 CVS 的原因：
- 战斗测试。
- 大多数人至少对它有点熟悉。
fpga - 翻牌与亚稳定性之间的关系
在进行时钟域转换（速率匹配）时，我们通常会双重翻转数据以避免亚稳态。双翻牌只是降低了亚稳定的可能性。三重翻牌将进一步减少它。
如何计算亚稳定性和使用的时钟域触发器数量之间的概率/关系？
image-processing - 图像处理专用集成电路
一台摄像机安装在黑板的对面，黑板上用粉笔粗略地画了几个同心圆。圆圈不理想，相机也不太稳定。摄像机具有 CVBS（复合）输出。
我需要制作一个特定于任务的硬件，它可以从相机中获取快照，计算圆的直径，并将它们输出到一个简单的 LED 显示屏上。
所以我必须：1）捕捉图像；2）应用一些算法来改善图像（如细化等）；3）识别和测量圆圈。
由于我对这个领域完全陌生，我将不胜感激任何输入：如何设计这种电路的示意图描述，google-around的关键字，示例，可以重复使用的现有解决方案 - 我将不胜感激指针。
PS不，这不是家庭作业:)。只是想一个想法并试图估计它的复杂性。
verilog - Verilog 中的案例陈述
我遇到了优先级编码器设计，并发现了一种使用案例语句的新方法。唯一令人困惑的是，案例陈述是否优先考虑案例？例子：
在这里，如果我A按原样1111 Y给出，1000即它优先考虑第一个 case 语句。为什么会这样？