问题标签 [asic]
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vhdl - Is it necessary to seperate combinational logic from sequential logic while coding in VHDL, while aiming for synthesis?
I am working on projects which requires synthesis of my RTL codes specifically for ASIC development. Given the case, how much important is it, to separate sequential logic from differential logic while designing my RTLs ? And if it is important, then what should be my approach while designing, as if how should I differentiate my design for sequential and combinational logic?
vhdl - Query for VHDL synthesis for IC Design (Not FPGA), specifically in case of variable assignment
If for a given process, I declare a variable (let's say a 1 bit variable, variable temp : std_logic;) then can I assign a value to the variable if a given condition returns true, i.e.
?? Will this logic be synthesizable for ASICs?
verilog - 同源，不同clk频率（多时钟设计）
如何处理来自同一源的时钟的多时钟设计信号？例如，一个时钟域是 25Mhz，另一个是 100Mhz 如何处理从 25Mhz 到 100Mhz 以及从 100Mhz 到 25Hhz 的数据总线？
不想使用 AFIFO 以及任何其他简单的 CDC 方式来处理它？
compiler-errors - 扩展定义时的 Verilog [跨模块解析错误]
当编译器按如下方式扩展定义时，我遇到了跨模块解析错误：
在文件中，说 path_defines.vh（定义所在的位置）：
我正在使用“\”字符以及尾随“空白”来转义 2012 年 verilog 手册中定义的字符“[”和“]”。
因此，当编译器使用定义的术语解析文件（例如：design.vs）时，如下所示：
并尝试扩展定义，编译器给了我一个：
跨模块引用解析错误。
尝试解析跨模块引用时发现错误。
vhdl - VHDL：如何快速跳过我不关心的寄存器？
我有 N 个 M 位宽的寄存器。所有寄存器都填充了值，但我只想对那些符合特定模式的寄存器进行采样，例如只查看 MSB 为 1 的寄存器。在时钟的每个上升沿上，我想读取一个 M 位宽注册符合该模式。
例如：有 256 个 8 位寄存器（reg0 - reg255）。Reg0、Reg3 和 Reg255 满足 MSB = 1 的模式。在第一个时钟上升沿，由于匹配模式，reg0 被发送到输出，第二个时钟上升沿 Reg3 被发送到输出，在第三个时钟边缘 Reg255 被发送到输出。
我对 HDL 非常满意，因此我将不胜感激。这是一个在时钟进程中使用 for 循环的应用程序有用吗？哦，我正在使用 VHDL 来解决这个问题。
我不是在寻找完整的答案，也许只是我应该查找的一些关键字。
谢谢，J
circuit - 电路中的传播延迟
哪个更适合精确的比例延迟：香料模拟方法或使用 elmores 延迟的计算（RC 延迟建模）
simulation - 如何使用 post place'n' route 和/或 post synthesis 仿真跟踪 FPGA/ASIC 开发中的错误？
对于 FPGA/ASIC 开发的 PnR 后和/或综合后仿真的用处，我有点困惑。如果综合或 PnR 过程在设计流程中成功完成，那么相应的“后期”仿真是否有可能揭示设计中的错误？有人可以举个例子吗？
system-verilog - 在 SystemVerilog 中预置区域
在SystemVerilog仿真中，prepone区域是给定时隙中的几个区域之一。这个区域的实际目的是什么？谁能用一个有效的例子来解释这个？
vhdl - 在 std_logic_vector [vhdl] 上实现 VHDL 二进制搜索
我正在尝试为 ASIC（它必须是 ASIC 的一部分）创建可合成的 VHDL（函数或过程），它将在 standard_logic_vector 中查找第一个“1”并输出“1”所在的向量位置。对于例如，我有一个“10001000”的 8 位 slv（位置 3 和 7 中的“1”）。如果我使用这个 slv，输出应该是 4（输出基于 1）。
实际的 VHDL 将搜索一个大的 slv，长度可达 512 位。我尝试实现二进制搜索功能，但我得到综合错误，指出“无法合成非常量范围值。[CDFG-231] [详细] 非常量范围值在第 61 行的文件'...'中”我在下面的代码中指出了它抱怨的地方。我不确定如何在没有非常量范围值的情况下实现二进制搜索算法。我将如何修改此代码以使其可合成？
我试图搜索 HDL 的二进制搜索算法，以寻找潜在的代码来查看我的错误，但我没有找到任何东西。
这是一个简单的测试台，其中输入由 '1' 增加。addr_o 应该是带有“1”的输入 lsb 的位置（基于 1）。
感谢你的协助！-杰森
编辑代码并添加了一个测试台
verilog - 组合电路：仅在选择线为高电平时输出 2s 补码
我想设计一个实现以下逻辑的门级组合电路。不使用加法器是否可以做到这一点？
上面的verilog代码将实现为——4个反相器、1个全加器和1个多路复用器。是否可以进一步优化？
这个想法是将 sel 合并到 2 的补码逻辑中，并产生一个门电路，该门电路消耗的门数少于加法器电路。真的有可能吗？