system-verilog - 在 SystemVerilog 中预置区域

Question

在SystemVerilog仿真中，prepone区域是给定时隙中的几个区域之一。这个区域的实际目的是什么？谁能用一个有效的例子来解释这个？

Answer 1

前置区域是当前时隙开始时所有信号状态的概念名称。根据定义，前置区域中的信号状态与前一个时隙的延迟区域的状态相同。

该预置状态用作断言中使用的任何信号的采样值，但时钟除外。使用这些采样语义消除了时钟和作为断言语句一部分的布尔表达式之间的竞争条件的可能性。

Answer 2

SystemVerilog 事件队列中共有 17 个区域，包括 PLI 区域，其中 preponed 区域是其中之一。

preponed region 的实际使用是在assets 的上下文中出现的。并发断言在观察区域进行评估，但在预先准备的区域进行采样。

SystemVerilog 的事件队列中没有来自活动区域或反应区域的反馈循环，这意味着预置区域仅执行一次，并且由于采样值始终与时钟事件或表达式相关联，因此需要首先在preponed 区域，并且也在分配的时间段内，然后在其他区域中分配或使用。

准备区域和延迟区域的采样过程相同，因为准备区域会针对从前一个时隙到达的事件出现。