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Verisity 的电子验证语言是否有免费的编译器？

我正在使用 Verilog 设计芯片。我有一个 3 位计数器。我希望当计数器处于第 8 个循环时，应该有一个时钟故障，然后正常工作。在 Verilog 设计中产生时钟故障的可能方法是什么？

我对 HDL 语言很陌生。我有一个关于如何编程移位寄存器的问题。（我知道我转向另一个方向）。书为什么用wire[N-1:0] r_next？我的实施有什么缺点？谢谢

我的第一次尝试如下

但是这本书给出了：

我正在为我为计算机体系结构创建的处理器在 Verilog 中开发一个简单的符号扩展器。

这是我到目前为止所得到的：[编辑：稍微更改了选择语句]

我添加了 while (CLK == 1) 认为可以解决我的问题，我认为这是一个无限循环。当我尝试在 iSim 中进行测试时，电路从未初始化。

我还尝试删除复制语法，只为 [8]-[15] 执行扩展 [8] = 扩展 [7] 等，但结果相同，所以我很确定最里面的语法是正确的。

这是测试文件：

有什么想法可以成功地做到这一点吗？

可能这个问题有点不适合 StackOverflow，但是编译器和 Verilog（可以被认为是编程语言）都与这个项目有关。

我在哪里可以找到从 Verilog 语言到 GDSII 格式或 Netlist 的开源（或可下载和免费非商业用途）编译器？有很多 Verilog 模拟器（将其编译为本机机器代码或 C），很多 Verilog 到 FPGA 编译器，但我想要编译器，能够从 Verilog 生成晶体管的几何结构。

网表是http://en.wikipedia.org/wiki/Netlist - IC 元件的互连，例如晶体管、电阻器甚至单元（？）。它可以转换为 GDSII，但如果编译器在“Verilog->Netlist”上工作，我还需要一个免费的转换器“Netlist->GDS2”。

GDSII http://en.wikipedia.org/wiki/GDSII - 是一种 VLSI 集成电路 (IC) 格式，IC 制造商可以接受。一个人几乎不可能在硅中制造他的 GDSII，但我认为，尝试编译小示例可能很有趣。

该编译器可以使用“完全定制”（它将自己绘制所有晶体管）或“基于单元”的设计（verilog 被编译成一些库单元的几何集合）。

当然，需要的编译器可以是大学项目，不能编译大的verilog项目。

谢谢。

我正在参与开发一个免费的在线学术教学工具，可供 VLSI 工程专业的学生使用。

我决定使用 Processing 来开发程序。

该应用程序的核心是用户能够使用鼠标在屏幕上交互地绘制一些多边形。目前，我正在寻找一种简单的图形编辑器样式解决方案，使用它可以在处理画布小程序上绘制矩形并执行通常的操作 - 选择、移动、删除、缩小等。我打算对输入的内容进行进一步计算矩形草图（或 VLSI 术语中的布局）。

到目前为止，我已经能够开发出一个允许交互式矩形创建的小型原型，但它缺乏选择和转换功能。

我想知道是否有任何开源应用程序或一本书可以指导我正确的方向。

谢谢你。

德鲁夫

哪种代码更适合编写 RAM？

1. 分配data_out内部always块：

   /li>

2. data_out使用assign语句赋值：

   /li>

有什么建议吗？

我正在使用 tetramax 来测量一些测试台的故障覆盖率。我正在运行测试台并转储我要测试的核心的 VCD 文件输入和输出。

时钟和重置已经由我的外部测试平台管理。我想因此我不需要在我的 Tetramax 脚本中添加时钟和重置。

但是我不知道指定时钟是否有任何副作用......例如在输入和输出之间的一些内部延迟计算中。

有没有人有更多关于在 tetramax 脚本中添加时钟和重置效果的信息？

干杯，

我没有在谷歌上找到这个，所以这里是：

有没有人听说过设计编译器指令来指定合成哪种类型的加法器？我正在寻找可以像这样工作的东西：

FWIW，我正在使用 SystemVerilog 编写并使用 Synopsys DC 编译器，但如果有人听说过为其他编译器完成此任务的指令，我会全力以赴。

谢谢！

OASIS 是 VLSI 拓扑表示的一种格式。我需要一个 OASIS 格式的解析器，或者可能需要一些文档来描述这种格式的结构。我在 Google 中找不到任何提及它的内容。

是否有可用的 OASIS 解析器，或者至少有一些关于文件结构的文档？