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computer-architecture - 编码器和我对数字逻辑的挑战
接下来Encoder，bigger数字的优先级更大。如果初始状态是0，经过多少clock pulse，Q after being 1，改变状态到zero。
我的教授，说（3），为什么？
computer-architecture - 质数蕴涵数和 EPI
我的 TA 解决了这个问题，Prime Implicant (PI) 数
是 7，基本 PI (EPI) 的数量是 1。这将如何计算？我认为这是错误的。任何想法？
我的解决方案是：
memory-management - 微程序控制电路及一题
我遇到了一个问题：
在带有微程序控制电路的数字系统中，共有不同的操作32 signal模式450。如果micro-programmed memory包含1K微指令，通过使用Nano memory，从微程序存储器中减少了多少位？
我在笔记中读到，这(1)是真的，但我不明白我们是如何得到这个的？
编辑：微指令存储在微存储器（控制存储器）中。一组微指令有可能在一个微程序中出现多次。因此需要更多的内存空间。通过使用纳米内存，当一组微操作在一个微程序中发生多次时，我们可以显着节省内存。请参阅纳米技术参考：
verilog - System Verilog 中的选项和类型选项
对于覆盖组 x 的所有实例，我想将覆盖点 C 的权重设置为 0。所以我使用了 type_option，因为选项是例如特定的设置。
我已经创建了这个覆盖组的 4 个对象，但是在每个对象中，C 都被考虑用于计算覆盖率，尽管它的权重设置为 0。
当我使用选项而不是 type_option 时，一切正常。
请解释一下这背后的原因。
graph - 组合电路的连通图
我正在阅读 Andrew B. Kahng、Jens Lienig、Igor L. Markov 和 Jin Hu 所著的《VLSI Physical Design: From Graph Partitioning to Timing Closure》一书。
在那本书中，有一个组合电路的图片，如图 1 所示。
对于图 1 中的组合电路，作者展示了如下图 2 所示的连接图。
我的问题是，门 x 和 y 之间没有直接连接。在那种情况下，为什么图表会显示门（或节点） x 和 y 之间的两条边？
谢谢你的帮助。
verilog - 是否应该忽略 Xilinx 中的 Xst 646 警告？
在我的代码中，我必须使用一些寄存器来存储一些值，以便在代码中做出决策。它们不直接从输入线获取值。现在，我越来越...
信号已分配但从未使用过。这个未连接的信号将在优化过程中被修剪。
我应该忽略这个警告吗？我的模拟工作正常。
vhdl - vhdl 包信号 modelsim wlf
我正在使用 Modelsim 命令行仿真并生成所有信号的 WLF。语言是VHDL。
问题是，我在 VHDL 包中定义了许多信号，但是在仿真结束后，这些信号在 WLF 中不可用。
是否需要修改任何命令或 modelsim.ini 以将包信号转储到 WLF？
system-verilog - 系统 Verilog always_latch 与 always_ff
刚开始学习System Verilog。我对语句always_ff和always_latch. 前者将用作：
而后者：
第一个仅由时钟的上升沿激活，并与非阻塞分配相结合产生 FF。
显然被always_latch认为代表一个锁存器，但是为什么要使用非阻塞赋值呢？always_comb使用阻塞分配不是更好吗？
verilog - 移位寄存器链
我怎样才能将这个电路实现为verilog中的移位寄存器链。
这里 a 和 b 是常数，A 是 32 位寄存器
谢谢
verilog - $display vs $strobe vs $monitor in verilog？
verilog中的$display vs $strobe vs $monitor有什么区别？每个在事件队列中的时间都适用，语句如何交互？任何陈述都可以抑制另一个陈述吗？