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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - 用于测试平台的 verilog 或 systemc
我的任务是验证一些基于 Verilog 的 RTL 代码。现在，使用verilog 对RTL 测试平台进行编码似乎非常困难（对我而言）。所以我想尝试以下方法之一。- 尝试为 RTL 提供 PLI 接口，从而调用'C 函数进行测试 - 使用系统'C 连接'C 函数
PS：我已经有一个广泛的'C 代码用于测试行为模型。我是硬件编程领域的新手。任何指针将不胜感激。
hardware - 基于 FPGA 的 RTL 评估
目前我正在测试一些 RTL，我正在使用 ncverilog，它非常......非常慢。我听说，如果我们使用某种 FPGA 板，那么事情会更快。是真的吗？
vhdl - Quartus 的 RTL 查看器中如何显示变量？
Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。
例如：
RTL 查看器不会在 RTL 查看器中显示 op_code 是否有原因？我正在使用 VHDL。
编辑：
verilog - verilog 中的参数化位域
是否可以在verilog中参数化位域？本质上，我想使用参数或替代方法来定义位范围。我能想到的唯一方法是使用如下所示的定义，但似乎应该有更好的方法。
vhdl - VHDL：将元素从二维数组分配到一维数组
我有一个二维记录数组，我必须逐列选择进行处理。我将列记录编组到列数组中，如下所示：
本质上是一个数组追加操作。
我有几个这样的数组。这可能与 for-generate 循环有关吗？
这看起来像一个数组追加类型的操作。你怎么做到这一点 ？
附录：二维数组中的每条记录如下所示：
所以我将在行列排列中拥有这样的接口：
我需要按列分解记录信号（使用多路复用器）。所以 (00, 10, 20, 30) 将在 MUX 的输出上被访问。
testing - 在没有 FPGA 的情况下测试我的 HDL 代码（Verilog/VHDL）？
我使用 vi 作为编辑器在 Verilog 中编写了一个模块，现在我想对其进行测试。如果我没有董事会，我有什么选择？我怎样才能给我的模块输入？我在哪里可以看到结果？顺便说一句，我可以访问 VCS。
谢谢你。
simulation - RTL 模拟与 Delta 循环模拟
有人可以详细说明一下“RTL 模拟比 delta-cycle 模拟快，但不能在所有情况下都使用”？不知道什么Delta循环模拟
verilog - System Verilog中随机数生成器的现状
我们如何在系统verilog中获得随机数生成器的当前状态或当前种子？
algorithm - 创建 Verilog 框图的程序
我想创建一个程序来解析 Verilog 并显示一个框图。有人可以帮助我了解我需要研究哪些算法吗？我找到了一个很好的 Verilog 解析器，但现在我需要找到每个块之间的关系并相应地放置它们。它不必进行广泛的优化。
更新：
现在我正在使用 IronPython 在 Visio 中绘制框图。
- 创建包含输入和输出的模块列表
- 创建一个图，将块的所有输出与其对应的输入相匹配。这基本上具有块之间的所有连接。
- 在 Visio 图表中为它们找到一个位置。
- 在 Visio 上绘制它们
- 在 Visio 上连接它们。
verilog - 与仅在合成时使用乘法符号相比，实施 CSA 有什么好处？
我正在用verilog合成一些乘法单元，我想知道如果您在乘法时使用booth编码实现自己的CSA，或者如果您只使用*符号并让合成工具占用，您是否通常会在面积/功率节省方面获得更好的结果为你解决问题？
谢谢！