我使用 vi 作为编辑器在 Verilog 中编写了一个模块，现在我想对其进行测试。如果我没有董事会，我有什么选择？我怎样才能给我的模块输入？我在哪里可以看到结果？顺便说一句，我可以访问 VCS。
谢谢你。
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您可能正在寻找模拟器。
首先，您必须编写一个测试平台，它环绕您的 Verilog 模块并驱动输入信号。该测试台还可以检查模块的输出是否与预期输出匹配。您可以在网上找到许多关于编写测试平台的教程。
然后在模拟器中“执行”该测试台和您的模块。我不熟悉所有选项，但我知道免费的 Xilinx ISE Web Pack 包含一个模拟器。Modelsim 是一个商业包。他们还提供免费的学生版。
于 2012-10-30T16:21:15.090 回答
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对于其他有同样问题的人，我在下面的链接中找到了一个测试平台教程，就像 Vortexfive 建议的那样：
http://www.asic-world.com/verilog/art_testbench_writing.html
于 2012-10-30T16:47:10.607 回答