vhdl - Quartus 的 RTL 查看器中如何显示变量？

Question

Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。

例如：

variable op_code   : std_logic_vector(7 downto 0);

RTL 查看器不会在 RTL 查看器中显示 op_code 是否有原因？我正在使用 VHDL。

编辑：

op_code(7 downto 0) <=instr_reg(31 downto 24);

if ( op_code = ADD or op_code = MYSUB) then <br>
    C_addr <= instr_reg(14 downto 10); <br>
end if;             

CASE op_code(7 downto 0) IS
    --some case statments
END CASE;

Answer 1

是不是被优化掉了？如果操作码的元素用于其他事情，它们可能已被纳入其他逻辑并且不再以它们自己的权利可见。

另一个想法 - 如果您没有描述寄存器的行为（对于变量，通常归结为在时钟进程中写入之前读取它），那么不会创建寄存器。它只是流程中的组合逻辑，并且很可能与其他事物相结合。也许您可以发布您的整个过程（或更多） - 我们也许可以通过这种方式提供更多帮助。