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我正在使用 Altera Quartus 2 做一个定制的 8 位处理器，在我的笔记本电脑上编译需要很长时间。我只使用模拟并将我的处理器制作成原理图（框图）和 VHDL。现在编译大约需要 10 分钟，这很痛苦，因为我更多地处于项目的调试阶段，我必须修复内部时序并进行大量非常小的更改以查看会发生什么。

我实际上并没有把它放在FPGA上，所以我需要“fitter”和“assembler”的编译阶段吗？

我可以更改一个 lpm_ram_dq 的内存文件的内容并在模拟中测试它而不重新编译吗？

总之，有人知道如何让它编译得更快吗？

Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。

例如：

RTL 查看器不会在 RTL 查看器中显示 op_code 是否有原因？我正在使用 VHDL。

编辑：

我们正在考虑将一些代码移动到 CPLD 或 FPGA 中以使其更快。我以前使用过 Xilinks 和他们的工具套件，但由于某种原因，我们决定这次使用 Altera，所以我正在尝试习惯 Quartus II。

特别是，我正在寻找一种方法来明确地将引脚分配给我正在使用的芯片。在 Xilinx 中，我会编辑网表文件，但在 Quartus 中找不到这样的东西。有一个程序（Assignments => Pin Planner）可以做到这一点，但它有一个笨重的 GUI，我更喜欢在文本编辑器中编辑引脚，所以我的双重问题是

A：如何找到存储引脚分配的文件？它没有列在项目导航器中我的文件下，但我在 Pin Planner 中分配的引脚会在会话之间保留，因此它们必须存储在某个地方。

B：这是一个可怕的想法吗？

IDE 是 Quartus II 10.1 开发套件是 MAX II 开发板语言是 VHDL

编辑：现在，我遇到了我试图通过 USB 与 Dev Kit 接口的问题。我正在它上面制作一个串行数据接收器，并给它一个数据输入引脚。开发套件有一个 USB 接收器，所以我试图将 din 映射到 USB 连接器所在的任何引脚。根据我拥有的文件（rm_maxII-develop_board-rev1.pdf），USB 连接器位于“Board Designation U13”上，但是当我进入 Pin PLanner 并尝试分配它时，没有 PIN_U13。我怀疑这是 pdf 中的错误，而不是 Pin Planner 中的错误，但是因为我以前从未使用过 Altera 产品，所以我很困惑。

我需要通过三态缓冲区来解决 CPLD 的外部输入问题。我知道 Quartus II 有一个三态缓冲器宏功能，但我很好奇 - 如果我只是告诉它在特定引脚上输出 Z，它将自动合成，因此在该引脚上启用三态缓冲器，或者我必须实现函数/写缓冲区？

这是完整的代码

错误是：

错误 (10821)：move_key_detector.vhd(31) 处的 HDL 错误：无法推断“down”的寄存器，因为它的行为与任何支持的寄存器模型都不匹配

信息 (10041)：在 move_key_detector.vhd(29) 中推断“向下”的锁存器

错误 (10821)：move_key_detector.vhd(31) 处的 HDL 错误：无法推断“向上”的寄存器，因为它的行为与任何支持的寄存器模型都不匹配

信息 (10041)：在 move_key_detector.vhd(29) 处推断“向上”的锁存器

错误 (10818)：无法推断 move_key_detector.vhd(41) 处的“next_state”寄存器，因为它在时钟边沿之外不保持其值

错误 (10818): 无法推断 move_key_detector.vhd(33) 处的“next_state”寄存器，因为它没有在时钟沿之外保持其值

我一直收到这种错误。我遵循了这个建议，阅读了 HDL 手册，但我仍然不知道如何解决这个问题。

谁能帮我？非常感谢你！

编码：

我收到以下错误：

错误 (10821)：decoder10.vhd(106) 处的 HDL 错误：无法推断寄存器，start_again因为它的行为与任何受支持的寄存器模型都不匹配
信息 (10041)：推断解码器start_again10.vhd(75) 处的锁存器
错误 (10821) ：decoder10.vhd(106) 处的 HDL 错误：无法推断寄存器，higher[0]因为它的行为与任何支持的寄存器模型都不匹配
信息 (10041)：推断出解码器higher[0]10.vhd(75) 的锁存器（
前 18 位继续“更高”的）

为什么不能合成？为什么不能只higher推断出前 18 位？

我正在尝试在 Verilog 中创建一个 8 x 1 多路复用器。当我运行分析和合成代码时，我不断收到错误消息。这是我的代码：

这是错误消息：

错误 (10170)：KuchtaClayton_HW7_P6.v(6) 靠近文本“â”的 Verilog HDL 语法错误；期待“）”

有 21 个错误基本相同，有些看起来像这样：

错误 (10170)：KuchtaClayton_HW7_P6.v(6) 文本附近的
Verilog HDL 语法错误 错误 (10170)：KuchtaClayton_HW7_P6.v(6) 文本附近的 Verilog HDL 语法错误

我双击它们，它们将我带到每个分配行 Y 3 次。我猜我在每个布尔表达式中都犯了三个错误？我在分配中做错了什么？我使用 Quartus II 作为我的程序。

我新安装了 Quartus WebEdition 12，我正在尝试安装设备驱动程序。

/opt/altera是安装 altera 的文件夹。

/opt/altera/quartus/drivers/wdrvr/linux64是从我试图按照教授的建议安装驱动程序的地方。

该configure命令执行良好。make不能说内核太新，使其不受支持。我在fedora 上使用3.6.11 内核。

对问题有帮助吗？

我在 Verilog 中创建了一个小型设计，现在我想运行时序仿真。因为我知道如何处理 VHDL 文件，所以我想我会（几乎）以同样的方式来做。不幸的是，这并不容易。

我已经编译了我的设计并收到了 .sdo 和 .vho 文件。但是当我尝试运行 testbench 时，我收到错误：

看起来 Quartus 12.1 创建了 VHDL 文件，而我想模拟 Verilog 设计（并且 Quartus 同时只支持一个 VHDL）。所以我尝试了另一种方法，将 .sdo 文件添加为 SDF，然后通过“开始模拟”运行模拟。但它也显示错误（几乎与上面相同）。那么我该如何绕过它呢？或者也许还有另一种为 Verilog 设计运行时序仿真的方法？

所以我是 FPGA 的新手，我目前正在使用 Altera DE-1 板和 Quartus II 软件以及它来进行硬件项目。所以这是我的问题，我有一个 .txt 文件，其中包含 0 和 1 的二进制图像数据，将这些数据加载到 FPGA 上的寄存器以进行进一步计算的最佳方法是什么。使用 SDRAM？只读存储器？

我目前正在使用 verilog 进行编码，并且之前使用过 verilog 文件 I/O 语句，但我在某处读到它显然不能用于综合。那么对我来说最好的方法是什么。欢迎任何建议。谢谢 ：）