问题标签 [quartus]

Quartus 需要循环命名，即使 SystemVerilog 不需要。有没有办法避免它？（我可以使用 ModelSim，但我的 FPGA 需要 Quartus。）

我正在使用带有 Altera Quartus 15.0 网络版的 Ubuntu Linux 14.04 LTS，由于许可错误，我很难模拟我的设计。我正在用 Altera 的Cyclone IV EP4CE115为 terasic 的VEEK-MT的 LCD 触摸屏设计 LCD_driver 。 老实说，我对ModelSim-Altera 之类的仿真软件没有太多经验，但我确实知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用 signaltap 逻辑分析仪。创建usinversity 程序 .vwf文件后，我编译项目，按运行功能模拟，我得到一个包含以下内容的窗口：

确定 ModelSim 可执行文件的位置...

使用：/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin

要指定 ModelSim 可执行文件目录，请选择： Tools -> Options -> EDA Tool Options 注意：如果 ModelSim-Altera 和 ModelSim 可执行文件都可用，则将使用 ModelSim-Altera。

**** 生成 ModelSim 测试台 ****

quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog --write_settings_files=off test5 -c test5 --vector_source="/path/to/Altera/projects/test/5/test5.vwf" --testbench_file="/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt"

ld.so 检测到不一致：dl-close.c：762：_dl_close：断言“map->l_init_call”失败！信息：************************************************ *******************信息：运行 Quartus II 64 位 EDA 网表编写器信息：版本 15.0.0 Build 145 04/22/2015 SJ Web 版信息：版权所有 ( C) 1991-2015 年 Altera 公司。版权所有。信息：您使用 Altera 公司的设计工具、逻辑功能信息：和其他软件和工具，以及它的 AMPP 合作伙伴逻辑信息：功能，以及来自任何上述信息的任何输出文件：（包括器件编程或仿真文件），以及任何信息：相关文档或信息明确受制于信息：遵守 Altera 程序许可信息的条款和条件：订阅协议，
信息：Altera MegaCore 功能许可协议或其他
信息：适用的许可协议，包括但不限
于信息：您的使用仅用于编程逻辑
信息：由 Altera 制造并由 Altera 或其销售的器件
信息：授权经销商。请参考适用的
信息：协议以获取更多详细信息。信息：处理开始时间：2015 年 8 月 9 日星期日 22:18:46 信息：命令：quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog --write_settings_files=off test5 -c test5 --vector_source=/ path/to/Altera/projects/test/5/test5.vwf --testbench_file=/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vtWarning (201007): 找不到端口designWarning (201007) 中的“h_counter”：在 designWarning (201007) 中找不到端口“h_counter[10]”：在 designWarning (201007) 中找不到端口“h_counter[9]”：找不到端口“h_counter [8]” in designWarning (201007): Can't find port "h_counter[7]" in designWarning (201007): Can't find port "h_counter[6]" in designWarning (201007): Can' 在设计警告（201007）中：在设计警告（201007）中找不到端口“v_counter [4]”：在设计警告（201007）中找不到端口“v_counter [3]”：找不到端口“v_counter [2] “在设计警告（201007）中：在设计警告（201007）中找不到端口“v_counter [1]”：在设计警告（201007）中找不到端口“v_counter [0]”：在设计警告中找不到端口“HSD_s” designWarning (201007): Can't find port "VSD_s" in designInfo (201000): Generated Verilog Test Bench File /path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt for simulationInfo: Quartus II 64-Bit EDA Netlist Writer 成功。0 个错误，25 个警告信息：峰值虚拟内存：1088 兆字节信息：处理结束：2015 年 8 月 9 日星期日 22:18:47 信息：经过时间：00:00：

顺利完成。

**** 生成功能仿真网表 ****

quartus_eda --write_settings_files=off --functional=on --flatten_buses=off --simulation --tool=modelsim_oem --format=verilog --output_directory="/path/to/Altera/projects/test/5/simulation/qsim /" 测试5 -c 测试5

ld.so 检测到不一致：dl-close.c：762：_dl_close：断言“map->l_init_call”失败！信息：************************************************ *******************信息：运行 Quartus II 64 位 EDA 网表编写器信息：版本 15.0.0 Build 145 04/22/2015 SJ Web 版信息：版权所有 ( C) 1991-2015 年 Altera 公司。版权所有。信息：您使用 Altera 公司的设计工具、逻辑功能信息：和其他软件和工具，以及它的 AMPP 合作伙伴逻辑信息：功能，以及来自任何上述信息的任何输出文件：（包括器件编程或仿真文件），以及任何信息：相关文档或信息明确受制于信息：遵守 Altera 程序许可信息的条款和条件：订阅协议，
信息：Altera MegaCore 功能许可协议或其他
信息：适用的许可协议，包括但不限
于信息：您的使用仅用于编程逻辑
信息：由 Altera 制造并由 Altera 或其销售的器件
信息：授权经销商。请参考适用的
信息：协议以获取更多详细信息。信息：处理开始：2015 年 8 月 9 日星期日 22:18:53 信息：命令：quartus_eda --write_settings_files=off --functional=on --flatten_buses=off --simulation=on --tool=modelsim_oem --format=verilog -- output_directory=/path/to/Altera/projects/test/5/simulation/qsim/test5 -c test5Info (204019)：在文件夹“/path/to/Altera/projects/test/5/simulation/”中生成文件test5.vo qsim//" 用于 EDA 仿真工具信息：Quartus II 64-Bit EDA Netlist Writer 成功。0 个错误，0 个警告信息：峰值虚拟内存：1093 兆字节信息：处理结束：2015 年 8 月 9 日星期日 22:18:55 信息：经过时间：00:00:02 信息：总 CPU 时间（在所有处理器上）：00： 00:01 成功完成。

**** 生成 ModelSim .do 脚本 ****

/path/to/Altera/projects/test/5/simulation/qsim/test5.do 生成。

顺利完成。

**** 运行 ModelSim 仿真 ****

/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/vsim -c -do test5.do

/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/../linux/vish：加载共享库时出错：libXft.so.2：无法打开共享对象文件：没有这样的文件或目录错误。

任何帮助表示赞赏。

所以我试图在一个模块中实例化一个模块。根模块具有驱动输出引脚的输出端口，我希望内部模块直接驱动这些端口，但无论如何我都无法让它工作。

和内部模块：

所以使用代码我得到了错误

'输出或输入端口应连接到结构网络表达式'

.

如果我将根模块或内部模块中的输出更改为连线，则会出现错误“左侧的表达式应该是变量类型”。

所以在这一点上，我不知道你是如何嵌套输出的！一些帮助将不胜感激！

谢谢

我正在将 Xilinx ISE 项目移植到 Quartus II。当我编译该项目时，Quartus 崩溃并出现错误：*** Fatal Error: Access Violation at 0X000007FE88160DE1. 所以我试图将错误缩小到一个最小的示例，这将引导我找到一个隐藏的 VHDL 错误或一个小示例，我可以将其发送给 Altera。

该项目使用 VHDL 数据结构（基本类型的向量记录的向量记录）来描述 SoC 设置。简化的结构如下所示：

我想将完整的结构报告给综合日志，但如果消息文本已经打印到日志中，Quartus II 似乎会隐藏消息。

例子：

每个 'Operand[A|B]' 只打印一次 'FieldID' 消息。在操作数 A1、A2、A3 和 B1、B2、B3 之后没有 FieldID 行。

因此，我尝试为salt每个报告行添加一个唯一编号 ( )。为此，我定义了一个共享变量并定义了一个salty在每个报告语句中增加盐的函数。

变量和函数：

用法：

但不幸的是，咸味总是返回“0”。Quartus II 支持 VHDL'08 特性。我应该将共享变量实现为受保护类型并以 VHDL'08 模式编译它吗？

如何将所有报告语句行打印到综合报告中？

题外话：
有人有兴趣帮我找出 Quartus 崩溃的原因吗？我将项目剥离为 6 个 VHDL 文件。我认为这个问题是特定于 SO 问题的。接触

我正在为terasic 的 TFT LCD 7" 屏幕编写 VHDL 代码，但我很难理解数据表中提供的时序规范

• 第 17 页，手册中的表 3-1（下载链接）
• 第 15 页，数据表中的第 8.3 节（保管箱链接）

我在我办公室的一台电脑上发现了同一个 LCD 屏幕的 VHDL 代码，而编写它的人不可用。最有趣但尚未完全清楚他编写的代码的部分如下：

我知道 VHDL 非常好，但我似乎无法为这些项目找到一个很好的解释：

HSYNC/VSYNC 建立/保持时间[ns]

水平/垂直脉冲宽度

另外，您知道为什么会有 2 种操作模式（DE/SYNC）吗？我应该什么时候使用每一个？VGA 等其他类型屏幕的模块要简单得多。
我的老板正在努力推动我完成这项任务，因为我已经为此工作了一个月。如果这里有人对这些时间参数有一个很好的定义，我会非常高兴:)

我试图用 Altera 的 Quartus 和 Modelsim 模拟 RAM 存储器。问题是，当我在测试台中为 data_inout 赋值并进行模拟时，波形始终处于“U”状态。当我执行 data_inout <= "0000000000001010"; 例如，或者如果我使用 data_inout <= aux_data; 我想要的只是测试它是否在数组上写入一些值，然后读取它们以进行大学练习，没什么特别的。知道如何模拟它吗？

谢谢。

我需要real在两个进程之间共享一个值（a），但是当我尝试运行我的代码时，quartus给了我一个错误。

如何在来自两个不同进程的相同信号/变量中进行操作？

我有以下代码，文件c.sv：

然后我从以下位置调用它top.sv：

在 ModelSim 10.3d 中它工作正常，但 Quartus II x64 15.0.1 build 150 在分析和综合后报告此错误：

错误 (10170)：在 c.sv(2) 的文本“虚拟”附近出现 Verilog HDL 语法错误；期待描述

如果我用一个简单的 ~led 注释inlcude "c.sv"并替换函数调用，那么它可以在开发板中工作。

我究竟做错了什么？

在 Fedora 22 64 位中安装了带有 Modelsim 的 Quartus 13.0。以 32 位运行 Quartus，否则我会遇到很多问题。但是，我可以启动 Quartus，创建一个项目，合成它，启动仿真窗口并配置输入信号。然后，当单击启动 Modelsim 的按钮时，它会开始工作，但最终会出现

未找到 ModelSim-Altera。请安装包含在 Quartus II 安装程序中的 ModelSim-Altera，或者通过选择“Simulation > Options > Quartus II Simulator”来使用 Quartus II Simulator

这是不正确的。我可以通过运行 vsim 自己启动 Modelsim。下面是完整的输出。任何解决此问题的建议都将是 +1，任何有意义的建议都不会受到我的惩罚。

此代码应该在按下一个按钮时增加一个计数器（输出到 LED），并在按下另一个按钮时减少它。它可以在递减时正常工作，但在递增时会将 LED 更改为随机配置。

我正在使用这个板：http ://www.ebay.com/itm/111621868286 。引脚分配是：

连接：

交换按钮的引脚分配后，行为保持不变。