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我有一个相对简单的电路，我正在尝试编译。它需要 491 个 I/O 管脚，所以我选择了一个超过 456 个的非默认设备（具有 508 个用户 I/O 的 Cyclone IV GX）。问题是编译时收到此错误：

错误：无法按照 1.2 VI/O 标准放置 489 个管脚，因为 Fitter 只有 380 个这样的空闲管脚可用于通用 I/O 放置

我不确定这 380 个空闲管脚是什么意思，我确定 I/O 管脚应该足够了，我可以在报告中看到：

我认为这可能是因为它在谈论我不知道的其他类型的引脚（我只是从电子学和 VHDL 开始）。

我正在尝试在 Quartus II 上为离散时间 FIR 滤波器实现一个测试平台。测试台将从 .txt 文件中读取输入代码并将输出写入另一个 .txt 文件。

当我点击 RTL 仿真按钮时，ModelSim 上出现以下错误：

错误：filter2/simulation/modelsim/filter.vht(83)：非法顺序语句。
错误：filter2/simulation/modelsim/filter.vht(111)：子程序“读取”没有可行的条目。
错误：filter2/simulation/modelsim/filter.vht(147)：VHDL 编译器退出

如何解决这些错误？我写的代码是：

我正在使用 Quartus 开发 Altera 的 DE12-115 微处理器。为了使用内置 VGA 连接将 BMP 图像显示到监视器上，我必须首先将 BMP 图像转换为其 MIF 格式。MIF 格式只是一个查找表，它使用 RGB 颜色代码指定每个像素的地址和每种颜色的别名。示例 MIF 文件将具有以下形状

我还没有找到任何软件可以让我将自己的图像转换为上述格式。但是，我找到了一个可以做到这一点的 C 代码。由于我不熟悉 C，我想知道是否有人可以帮助我理解代码、库导入等......以便我可以将其转换为 JAVA。如果有人向我解释如何从照片中提取 MIF 格式并且我可以从头开始编写自己的代码，那也很棒。C代码如下。谢谢大家

以下是我编写的代码，是模拟解码器（Verilog HDL）的测试台。它转换[15:0]IR为[25:0]ControlWord. 字面量也是一种被关注的副产品。

0-65535 的所有值都需要针对 16 位IR变量进行测试。在循环开始时，我明确指定IR为 0，但 Quartus 告诉我：

警告 (10855)：controluni_tb.v(20) 处的 Verilog HDL 警告：变量 IR 的初始值应为常数

结果我得到以下信息：

错误 (10119)：controluni_tb.v(23) 处的 Verilog HDL 循环语句错误：具有非常量循环条件的循环必须在 250 次迭代内终止

我的测试台模块的代码如下：

我是一名学习 VHDL 的学生，并且有一个非常基本的问题。

我读过信号分配不会立即发生。因此，以下内容将无法按预期工作：

所以我知道分配不是立即的/不会按顺序发生，但我有一个关于将信号传递给实体的问题。假设我有以下代码：

我习惯于避免代码重复和其他语言的硬编码，所以硬编码上面代码中的opD和functD值让我很困扰。

我想知道是否可以将这些值分配给内部信号，如下所示：

这会按预期工作（即与上述代码块完全相同），还是会因使用使两个代码块功能不同的信号而导致某种“延迟”？

我正在做一个学校项目，并有以下触发器实体：

我需要将STD_LOGIC信号（位）传递给d而q不是STD_LOGIC_VECTOR（向量）。

但是，如果我只是简单地传递它们而不进行任何类型的转换，则会出现编译错误，因为传递的类型 ( ) 与实体 ( )STD_LOGIC中的类型不同，即使 的大小为 1。floprSTD_LOGIC_VECTORSTD_LOGIC_VECTOR

通过一些谷歌搜索和实验，我想出了这个：

wherezeroE和zeroMare 的类型STD_LOGIC。

它可以编译，但这是正确的方法吗？

编辑：我尝试在 quartus 中编译，正如我所说的，它工作正常，但是当我尝试在 modelsim 中编译时，我收到错误：

形式“d”的实际表达（聚合）不是全局静态的。

该错误引用了我在上面发布的行。

我正在使用 Quartus II 在 Verilog 中设计 FIR 滤波器。我的系数需要浮点数，所以我尝试使用浮点数，但是 Quartus 不支持 reall，我该怎么办？

谢谢

代码：

测试台.v：

时钟分频器.v：

交通.v：

我试图在TestBench中实例化clockDivider，我也试图在Traffic.v中实例化它，试图将它插入到Traffic.v中的时钟和输入clk线之间

理想情况下，我想要一个解决方案，向我展示正确连接clockDivider的正确方法，但是如果有其他方法——即使是hack-ish来完成它，我会很感激。

我也试过完全忘记clockDivider.v并用这个替换时钟代码：

但这似乎也失败了。

当我尝试使用 Quartus 将我的代码编译到我的 DE2 板上时出现一些奇怪的错误。我的朋友在他的计算机上尝试了我的代码，并且编译没有错误，但是在我的计算机上，它给了我以下错误。

据我了解，Quartus 可能在“ieee”中检测到 std_logic_1164 的多个副本，但是当我单击错误位置时，它会将我带到 quartus/libraries/ieee/std_logic_1164.vhd。

尝试编译此代码时，出现以下错误：

错误 (10170)：在 controle.v(418) 的文本“;”附近出现 Verilog HDL 语法错误；期待描述

不知道那是什么意思。