verilog - 需要描述的 Verilog 错误

Question

module controle(clock, reset, funct, opcode, overflow, PCW, PCCondW, PCDataW, PCSrc, EPCW, AluOutW, MemRegW, AluOp, AluSrcA, AluSrcB, BShift, BSrc, ShamtSrc, AW, RegW, RegDst, RegSrc, Loads, Stores, IRW, MemW, IorD, LSE);
input [5:0] opcode, funct;
input overflow, clock;
output reg AW, IRW, MemW, MemRegW, EPCW, AluOutW, PCW, PCCondW, AluSrcA,                                                     BSrc, RegW, LSE, reset;
output reg [2:0] BShift, PCDataW, Loads, PCSrc, RegSrc;
output reg [1:0] ALuSrcB, Stores, AluOp, ShamtSrc, IorD, RegDst;
parameter estado = 2'h00;
always @ (posedge clock)
begin
case(estado)
//cases
endcase
end
endmodule;

尝试编译此代码时，出现以下错误：

错误 (10170)：在 controle.v(418) 的文本“;”附近出现 Verilog HDL 语法错误；期待描述

不知道那是什么意思。

Answer 1

在endmodule关键字（最后一行）之后，您不应使用分号：

module controle(...);
  ...
endmodule