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我是一名学习 VHDL 的学生，并且有一个非常基本的问题。

我读过信号分配不会立即发生。因此，以下内容将无法按预期工作：

x <= y;
z <= not x;

所以我知道分配不是立即的/不会按顺序发生，但我有一个关于将信号传递给实体的问题。假设我有以下代码：

architecture struct of mips is
begin
    controller: entity work.controller port map(opD         => instrD(31 downto 26),          
                                                functD      => instrD(5 downto 0));   

    datapath:   entity work.dataPath port map(opD         => instrD(31 downto 26),                      
                                              functD      => instrD(5 downto 0));

end;

我习惯于避免代码重复和其他语言的硬编码，所以硬编码上面代码中的opD和functD值让我很困扰。

我想知道是否可以将这些值分配给内部信号，如下所示：

architecture struct of mips is
    signal opD:    STD_LOGIC;
    signal functD: STD_LOGIC;
begin
    signal opD    <= instrD(31 downto 26);
    signal functD <= instrD(5 downto 0);

    controller: entity work.controller port map(opD         => opD,          
                                                functD      => functD);

    datapath:   entity work.dataPath port map(opD         => opD,                      
                                              functD      => functD);    
end;

这会按预期工作（即与上述代码块完全相同），还是会因使用使两个代码块功能不同的信号而导致某种“延迟”？

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我读过信号分配不会立即发生。

这是真的，但我认为你错过了一个重要的点，那就是知道它们何时发生。当生成信号的进程遇到等待语句或结束时，将更新信号（因为在进程结束时进程敏感度列表上存在隐式等待）。

所以如果你把它放在一个时钟进程中，你的例子不会像你期望的那样工作，但是在具有正确敏感性列表的组合过程中是完全有效的。

architecture rtl of example is
    signal y_r : std_logic;
    signal z_r : std_logic;
    signal y   : std_logic;
    signal z   : std_logic;
 begin
    y <= x; -- immediately updated when x changes
    z <= not y; -- immediately updated when y changes, equivalent to z <= not x

    process(clk)
    begin
        if rising_edge(clk) then
            y_r <= x; -- y is updated when the clock rise, once this process finishes
            z_r <= not y_r; -- y still have the value it had when the process started executing
         end if;
    end process;
end architecture rtl;

因此，除了语法错误之外，您的最后一个示例将按您的意愿工作。恕我直言，有一种简洁的语法对此更好：

architecture struct of mips is
    alias opD is instrD(31 downto 26);
    alias functD is instrD(5 downto 0);
begin

    controller: entity work.controller port map(opD         => opD,          
                                                functD      => functD   

    datapath:   entity work.dataPath port map(opD         => opD,                      
                                              functD      => functD;     
end;
于 2015-04-26T17:18:21.170 回答