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我正在使用 Quartus II，版本 11.0，我正在尝试将我的 VHDL 代码移植到 Verilog（仅供练习）。

我需要检查 - 'a' 线有多低。有工作的 VHDL 代码：

非常简单，它工作得很好。但是我怎样才能使用 Verilog 呢？这段代码：

引发“无法解析多个常量驱动程序”错误。还有这个：

引发“无法将条件中的操作数与始终构造的封闭事件控件中的相应边匹配”错误。

此代码有效：

但我需要在“a”变高后立即重置 a_low_time，但不要在时钟上升沿。

我该怎么做？不敢相信我不能做这么简单的任务。

我正在为闪存接口开发一个 VHDL 程序。在编译我的程序时，我得到了这个错误。

（可点击）

正如您在图片中看到的，两个信号（右侧）是“xnor”ed，结果分配给输出（flash_oe）。

谁能描述这个错误信息是什么？

What are .rbf files and how can i generate them from the Quartus output file .sof on windows ?

我正在尝试使用 2 位加法器作为组件创建一个 16 位加法器（它们本身使用 1 位加法器作为组件）。但是，我的代码不能在 Quartus II 中编译。有人能帮助我吗？非常感谢！

我的项目由 3 个文件组成：bit_adder.vhd、add2.vhd 和 add16.vhd。错误发生在 add16.vhd 中：

-- 下面是 add2.vhd，一个 2 位加法器。使用两个 1 位加法器将两个 2 位数字相加

-- add16.vhd -- 设置为顶级实体

当我单击按钮下方时Run functional Simulation，我看到此错误：

这是 ModelSim-Altera 的目录。
我正在使用 Quartus 13.1 Cyclone III

我怎么解决这个问题？

我在 Nios 2 中为学校作业编写了一个临时巡航控制系统。我用 github 对其进行了版本控制。我们希望巡航控制在速度 >= 25 m/s 时最多相差 2 m/s。我能做的最新改进是检查确实改善了控制的条件下的速度。在我尝试改变之前我无法证明改变会产生效果，所以这是一种临时的试错方法，不太好。现在，如果激活，巡航控制实际上会将速度保持在 2 m/s 以内。既然我设法改进了一次，还能做些什么呢？我可以使用控制理论中的东西来改进行为吗？

我设置了一个项目来测试 Quartus II 套件的 PLL (altpll) 组件。

有一个 50MHz 的外部振荡器。我将 PLL 设置为输出 3 个时钟：100MHz、400Mhz 和 10Mhz。

我将所有内容导入 ModelSim 以确认它按预期运行。出乎意料的是，100MHz 和 400MHz 时钟在上升沿开始，但 10MHz 时钟在下降沿开始。

有没有人知道为什么会这样？

我没有工具来确认 PLL 锁定后时钟线的实际 FPGA 行为。

我是quartus的新手。我的一项家庭工作是在 quartus 中实现一个带有两个半加器的全加器。现在我创建了半加器​​，但我不知道如何在其他原理图文件中使用它来实现全加器。谢谢。

为了在我的 VHDL 代码中实现某些东西，我目前正在做：

这完全被认为是错误的吗？另外，这会不会在综合设计时带来问题？

非常感谢！

由于某种原因，OutputTmp 变量在模拟中将始终未初始化。我可以让它在没有 for 循环的情况下工作，但我真的想自动化它，以便以后可以继续使用更大的向量。中间变量工作正常。

注意：我是一名 DBA 和 C# 程序员，对 VHDL 非常陌生，如果这是一个愚蠢的问题，我很抱歉。

谢谢！