vhdl - ModelSim VHDL PLL 测试，3 个输出，为什么一个在下降沿开始？

Question

我设置了一个项目来测试 Quartus II 套件的 PLL (altpll) 组件。

有一个 50MHz 的外部振荡器。我将 PLL 设置为输出 3 个时钟：100MHz、400Mhz 和 10Mhz。

我将所有内容导入 ModelSim 以确认它按预期运行。出乎意料的是，100MHz 和 400MHz 时钟在上升沿开始，但 10MHz 时钟在下降沿开始。

有没有人知道为什么会这样？

我没有工具来确认 PLL 锁定后时钟线的实际 FPGA 行为。