我正在使用带有 Altera Quartus 15.0 网络版的 Ubuntu Linux 14.04 LTS，由于许可错误，我很难模拟我的设计。我正在用 Altera 的Cyclone IV EP4CE115为 terasic 的VEEK-MT的 LCD 触摸屏设计 LCD_driver 。
老实说，我对ModelSim-Altera
之类的仿真软件没有太多经验，但我确实知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用 signaltap 逻辑分析仪。创建usinversity 程序 .vwf文件后，我编译项目，按运行功能模拟，我得到一个包含以下内容的窗口：
确定 ModelSim 可执行文件的位置...
使用：/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin
要指定 ModelSim 可执行文件目录，请选择： Tools -> Options -> EDA Tool Options 注意：如果 ModelSim-Altera 和 ModelSim 可执行文件都可用，则将使用 ModelSim-Altera。
**** 生成 ModelSim 测试台 ****
quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog --write_settings_files=off test5 -c test5 --vector_source="/path/to/Altera/projects/test/5/test5.vwf" --testbench_file="/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt"
ld.so 检测到不一致：dl-close.c：762：_dl_close：断言“map->l_init_call”失败！信息：************************************************ *******************信息：运行 Quartus II 64 位 EDA 网表编写器信息：版本 15.0.0 Build 145 04/22/2015 SJ Web 版信息：版权所有 ( C) 1991-2015 年 Altera 公司。版权所有。信息：您使用 Altera 公司的设计工具、逻辑功能信息：和其他软件和工具，以及它的 AMPP 合作伙伴逻辑信息：功能，以及来自任何上述信息的任何输出文件：（包括器件编程或仿真文件），以及任何信息：相关文档或信息明确受制于信息：遵守 Altera 程序许可信息的条款和条件：订阅协议，
信息：Altera MegaCore 功能许可协议或其他
信息：适用的许可协议，包括但不限
于信息：您的使用仅用于编程逻辑
信息：由 Altera 制造并由 Altera 或其销售的器件
信息：授权经销商。请参考适用的
信息：协议以获取更多详细信息。信息：处理开始时间：2015 年 8 月 9 日星期日 22:18:46 信息：命令：quartus_eda --gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog --write_settings_files=off test5 -c test5 --vector_source=/ path/to/Altera/projects/test/5/test5.vwf --testbench_file=/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vtWarning (201007): 找不到端口designWarning (201007) 中的“h_counter”：在 designWarning (201007) 中找不到端口“h_counter[10]”：在 designWarning (201007) 中找不到端口“h_counter[9]”：找不到端口“h_counter [8]” in designWarning (201007): Can't find port "h_counter[7]" in designWarning (201007): Can't find port "h_counter[6]" in designWarning (201007): Can' 在设计警告（201007）中：在设计警告（201007）中找不到端口“v_counter [4]”：在设计警告（201007）中找不到端口“v_counter [3]”：找不到端口“v_counter [2] “在设计警告（201007）中：在设计警告（201007）中找不到端口“v_counter [1]”：在设计警告（201007）中找不到端口“v_counter [0]”：在设计警告中找不到端口“HSD_s” designWarning (201007): Can't find port "VSD_s" in designInfo (201000): Generated Verilog Test Bench File /path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt for simulationInfo: Quartus II 64-Bit EDA Netlist Writer 成功。0 个错误，25 个警告信息：峰值虚拟内存：1088 兆字节信息：处理结束：2015 年 8 月 9 日星期日 22:18:47 信息：经过时间：00:00：顺利完成。
**** 生成功能仿真网表 ****
quartus_eda --write_settings_files=off --functional=on --flatten_buses=off --simulation --tool=modelsim_oem --format=verilog --output_directory="/path/to/Altera/projects/test/5/simulation/qsim /" 测试5 -c 测试5
ld.so 检测到不一致：dl-close.c：762：_dl_close：断言“map->l_init_call”失败！信息：************************************************ *******************信息：运行 Quartus II 64 位 EDA 网表编写器信息：版本 15.0.0 Build 145 04/22/2015 SJ Web 版信息：版权所有 ( C) 1991-2015 年 Altera 公司。版权所有。信息：您使用 Altera 公司的设计工具、逻辑功能信息：和其他软件和工具，以及它的 AMPP 合作伙伴逻辑信息：功能，以及来自任何上述信息的任何输出文件：（包括器件编程或仿真文件），以及任何信息：相关文档或信息明确受制于信息：遵守 Altera 程序许可信息的条款和条件：订阅协议，
信息：Altera MegaCore 功能许可协议或其他
信息：适用的许可协议，包括但不限
于信息：您的使用仅用于编程逻辑
信息：由 Altera 制造并由 Altera 或其销售的器件
信息：授权经销商。请参考适用的
信息：协议以获取更多详细信息。信息：处理开始：2015 年 8 月 9 日星期日 22:18:53 信息：命令：quartus_eda --write_settings_files=off --functional=on --flatten_buses=off --simulation=on --tool=modelsim_oem --format=verilog -- output_directory=/path/to/Altera/projects/test/5/simulation/qsim/test5 -c test5Info (204019)：在文件夹“/path/to/Altera/projects/test/5/simulation/”中生成文件test5.vo qsim//" 用于 EDA 仿真工具信息：Quartus II 64-Bit EDA Netlist Writer 成功。0 个错误，0 个警告信息：峰值虚拟内存：1093 兆字节信息：处理结束：2015 年 8 月 9 日星期日 22:18:55 信息：经过时间：00:00:02 信息：总 CPU 时间（在所有处理器上）：00： 00:01 成功完成。**** 生成 ModelSim .do 脚本 ****
/path/to/Altera/projects/test/5/simulation/qsim/test5.do 生成。
顺利完成。
**** 运行 ModelSim 仿真 ****
/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/vsim -c -do test5.do
/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/../linux/vish：加载共享库时出错：libXft.so.2：无法打开共享对象文件：没有这样的文件或目录错误。
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