system-verilog - 使用 Quartus 在 SystemVerilog 中的循环命名

Question

Quartus 需要循环命名，即使 SystemVerilog 不需要。有没有办法避免它？（我可以使用 ModelSim，但我的 FPGA 需要 Quartus。）

Answer 1

你的意思是生成循环标签？always/initial 块中 For 循环的标签是可选的。

但是如果要添加约束，需要生成循环标签以使分层路径知道，...模拟器将为未命名的生成循环创建标签，例如 genblk1，genblk2，...但是综合工具需要创建层次结构适当地。

我建议您始终为生成 if/case/for 添加标签。