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我在 Verilog 中创建了一个小型设计，现在我想运行时序仿真。因为我知道如何处理 VHDL 文件，所以我想我会（几乎）以同样的方式来做。不幸的是，这并不容易。

我已经编译了我的设计并收到了 .sdo 和 .vho 文件。但是当我尝试运行 testbench 时，我收到错误：

> vsim work.Sdesign_tb
# vsim work.Sdesign_tb
# Loading work.Sdesign_tb
# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v(17): Instantiation of 'sdesign' failed.
#    Time: 0 ps  Iteration: 0  Instance: /Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v
# FATAL ERROR while loading design
# Error loading design

看起来 Quartus 12.1 创建了 VHDL 文件，而我想模拟 Verilog 设计（并且 Quartus 同时只支持一个 VHDL）。所以我尝试了另一种方法，将 .sdo 文件添加为 SDF，然后通过“开始模拟”运行模拟。但它也显示错误（几乎与上面相同）。那么我该如何绕过它呢？或者也许还有另一种为 Verilog 设计运行时序仿真的方法？

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您似乎正在编译不止一种 HDL，可能是 VHDL 和 Verilog。

如果您进入 Quartus 中的项目设置并确保它正在生成 Verilog 网表，它可能会解决您的问题。说明在这里。

于 2013-07-22T15:03:36.307 回答
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要运行时序仿真，您可能需要添加 altera_ver 和您的设备库。

于 2013-07-27T10:53:43.923 回答