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verilog - 生成 Verilog 代码的触发器数量

如何在不使用任何工具的情况下统计 Verilog 代码中生成或使用的触发器数量？

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vhdl - 在 VLSI 中编译 VHDL 时出错

我正在我的 VLSI 中创建一个 CPU，从一个寄存器开始：

而且我遇到了语法检查器不会发生的奇怪错误，例如为什么我需要一个进程的“PORT”关键字。

来自 Electric 的完整日志：

我正在使用 Electric VLSI，可在http://www.staticfreesoft.com/index.html获得，以防有人想尝试一下。

vhdl cpu vlsi

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vhdl - 如何将程序永久存储在 FPGA 中？

我正在使用 FPGA 和 Arduino 进行一个项目，在该项目中我必须显示我的 fpga 设备关闭了多长时间。我正在使用 BASYS3 FPGA 板。一旦我关闭我的 FPGA，程序就会被删除。

vhdl verilog fpga vlsi

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python - Python中的脉动阵列模拟

我正在尝试模拟一个脉动阵列结构——所有这些都是我从这些幻灯片中学到的：http : //web.cecs.pdx.edu/~mperkows/temp/May22/0020.Matrix-multiplication-systolic.pdf——用于 Python 环境中的矩阵乘法。脉动阵列的一个组成部分是 PE 之间的数据流与发生在任何一个节点上的任何乘法或加法并行。我很难推测如何在 Python 中准确地实现这样的并发过程。具体来说，我希望更好地理解一种计算方法，以级联方式将要相乘的矩阵元素馈送到收缩阵列中，同时允许这些元素以并发方式通过阵列传播。

我已经开始在 python 中编写一些代码到多个两个 3 x 3 数组，但最终，我想模拟任何大小的脉动数组以处理任何大小的 a 和 b 矩阵。

上面的代码无法运行，仍然有很多错误。我希望有人能给我指点如何改进代码，或者是否有更简单的方法来模拟具有 Python 中的异步属性的脉动数组的并行过程，所以对于非常大的脉动数组大小，我会的不必担心创建太多线程（节点）。

python multithreading signal-processing simulation vlsi

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