verilog - 生成 Verilog 代码的触发器数量

Question

如何在不使用任何工具的情况下统计 Verilog 代码中生成或使用的触发器数量？

Answer 1

您可以计算始终 @ (pos/neg_edge ...) 内非阻塞分配的 LHS 上的位数。（“非阻塞”形容词是多余的，因为您应该只在 @（pos/neg_edge 时钟）部分内进行非阻塞分配。）

以下代码产生 12 个寄存器：

reg [7:0] my_byte1,my_byte2;
...
always @(posedge clock)
begin
   my_byte1     <= something_which_is_8_bits_wide;
   my_byte2[3:0]<= something_else_which_is_4_bits_wide;
end