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我的理解是，如今许多公钥密码算法都依赖于大素数来组成密钥，而难以分解两个素数的乘积使得加密难以破解。我的理解也是，分解如此大的数字如此困难的原因之一是，所使用的数字的绝对大小意味着没有 CPU 可以有效地处理这些数字，因为我们的微型 32 位和 64 位 CPU 无法匹配对于 1024、2048 甚至 4096 位数。必须使用专门的 Big Integer 数学库来处理这些数字，而这些库本身就很慢，因为 CPU 一次只能保存（和处理）小块（如 32 位或 64 位）。

所以...

为什么你不能构建一个具有 2048 位寄存器和巨大算术电路的高度专业化的定制芯片，就像我们从 8 位到 16 位到 32 位到 64 位 CPU 一样，只是构建一个更大的芯片？该芯片不需要传统 CPU 上的大部分电路，毕竟它不需要处理虚拟内存、多线程或 I/O 等事情。它甚至不需要是支持存储指令的通用处理器。只是对巨大数字执行必要的算术计算的最低限度。

我对 IC 设计了解不多，但我确实记得学习过逻辑门的工作原理，如何构建半加器、全加器，然后将一堆加法器连接在一起进行多位运算。只是放大。很多。

现在，我相当肯定有一个很好的理由（或 17 个）以上方法行不通（否则许多比我聪明的人中的一个已经这样做了），但我很想知道为什么它行不通。

（注意：这个问题可能需要重新处理，因为我什至不确定这个问题是否有意义）

我对理解 PAL 设备的结构感到困惑。

我的第一个问题是，如果我们购买 PAL 设备，那么我们如何知道 OR 数组中的每个 OR 门添加了多少个最小项？换句话说，我在问，是否有任何标准可以让我们知道每个 OR 门在 OR 数组中的输入数量？

接下来是我们在 PAL 设备中有一个可编程的 AND 数组。现在假设我们有 4 个输入，那么 AND 数组中的每个 AND 门必须需要 8 个输入。应用多少变量取决于我们，但有可能我们可以将所有变量应用到与门上，因此它应该有 8 个输入。请告诉我我是否正确。如果不是，请解释。

我从附有“数字设计基础”一书的 CD 中获得了以下源代码。

当我尝试运行该程序时，它给了我以下错误：

我该如何解决这个问题？

这是代码：

如何以抽象的方式思考设计数字逻辑芯片？

我目前正在研究第一章的“计算系统的元素”，并且从 Nand 开始，我已经实现了以下门。

不是

和

或者

异或

多路复用器

多路复用器

16位不

16位和

16位或

16位多路复用器

8路或

我现在一直在尝试实现 16 位四路复用器。

我已经尝试将真值表转换为规范符号，但我最终得到了一个巨大的混乱。使用规范表示对于“较小”的芯片效果很好，但现在非常复杂。我如何考虑以一种不涉及将随机筹码混合在一起的方式组合“复杂”筹码？

编辑：

我对四路 Mux 的 16 位部分并不感到困惑。我计划只在一个阵列中使用一堆四路复用器。4路多路复用器是我坚持的部分。

我有一些奇怪的问题，我的设计中没有连接一些电线。

我正在尝试制作一个简单的寄存器文件（我正在使用 Xilinx ISE）。这个寄存器文件包含 32 个寄存器，每个都是 32 位大小。寄存器文件有两个用于读取选择的 MUX（2 个并行读取）和一个用于写入选择的解码器。当我尝试将来自每个寄存器的信号连接到 2 个 MUX 时，信号出现在仅连接到一个 MUX 的 RTL 中。例如，设信号reg2out为 的输出reg2。我连接reg2out到 的引脚I1，mux1然后再次连接到的reg2out引脚I1。mux2然后 RTL 显示第二个多路复用器连接正确，但第一个多路复用器显示没有输入，没有选择器，也没有连接到它的输出。下图显示了 RTL。

注意：ISE 在合成时会生成以下警告

“警告：Xst:1348 - 单元多路复用器已合并（输出接口具有三态）”

我不明白。

主模块源“RegisterFile.vhd”可以在这里找到。我尝试了十几种修改来纠正，包括添加新信号，将寄存器输出存储在 D-FF 中，以及将寄存器输出存储在过程变量中；并且问题仍然存在。该设计包含另外两个文件：“dec.vhd”和“mux.vhd”。我相信这些模块的设计是正确的。

我该如何纠正这个问题？它是 ISE 中的错误吗？

我正在研究一种设计，它应该检测两个不同频率的异步时钟的两个上升沿的第一次匹配。

类似这样的代码可能适用于模拟。

此代码可能适用于模拟，但如果我想要一些可综合的硬件逻辑，我还能使用什么？

这是我努力尝试但无法解决的问题。
我从试卷中捕获了这个问题，我无法在考试中解决它，也没有一个学生可以解决。
您可能会问，为什么不问您的讲师（这是一个公平的问题，因为您不是来解决考试问题或家庭作业的），我们做到了，但她没有解决，她只是告诉我们 BCD 是这样的：

任何帮助表示赞赏，谢谢。

假设我有一个 n 位数组。我想 AND 数组中的所有元素。类似于将每个元素连接到 n 位与门。

如何在 VHDL 中实现这一点？

注意：我正在尝试使用可重复使用的 VHDL 代码，所以我想避免硬编码之类的东西

谢谢奥莎拉

在具有数字 T,M,0,1,2 并且它们的位值分别为 -2,-1,0,+1,+2 的以 5 为基数的数字系统中，则：

1. 可以形成的最大十进制值是多少？
2. (MT01) + (1TM0) = ??

这个问题是在一个VLSI公司的招聘测试中给出的..请提出答案..

Show the OR gate operation by only using de-multiplexers. I know it is quite impractical implementation but these types of questions are being asked in placement tests.

http://i.stack.imgur.com/mQAZD.png

check out OR gate truth table if you want from the above link