vhdl - vhdl 包信号 modelsim wlf

Question

我正在使用 Modelsim 命令行仿真并生成所有信号的 WLF。语言是VHDL。

问题是，我在 VHDL 包中定义了许多信号，但是在仿真结束后，这些信号在 WLF 中不可用。

是否需要修改任何命令或 modelsim.ini 以将包信号转储到 WLF？

Answer 1

鉴于您使用模拟顶层的库，您可以执行以下操作：

log -r /package_name/*

要不就

log -r /*

仅执行以下操作不会导致包含包信号。

log -r *