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我没有在谷歌上找到这个，所以这里是：

有没有人听说过设计编译器指令来指定合成哪种类型的加法器？我正在寻找可以像这样工作的东西：

logic [7:0] a, b, c, d, e, f;

/* ... */

// synopsys use_carry_look_ahead
assign c = a + b;

// synopsys use_carry_select
assign f = d + e;

FWIW，我正在使用 SystemVerilog 编写并使用 Synopsys DC 编译器，但如果有人听说过为其他编译器完成此任务的指令，我会全力以赴。

谢谢！

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不确定它是否正是您正在寻找的，但有很多加法器选项set_dp_smartgen_options

   status set_dp_smartgen_options
          [-all_options auto | true | false | default]
          [-booth_encoding auto | true | false]
          [-booth_radix8 auto | true | false]
          [-booth_mux_based auto | true | false]
          [-booth_cell auto | true | false]
          [-mult_nand_based auto | true | false]
          [-inv_out_adder_cell auto | true | false]
          [-4to2_compressor_cell auto | true | false]
          [-adder_radix auto | 2 | 3 | 4]
          [-ling_adder auto | true | false]
          [-hybrid_adder auto | true | false]
          [-carry_select_adder_cell auto | true | false]
          [-cond_sum_adder auto | true | false]
          [-sklansky_adder auto | true | false]
          [-brent_kung_adder auto | true | false]
          [-bounded_fanout_adder auto | true | false]
          [-mux_based auto | true | false]
          [-inv_adder_cell auto | true | false]
          [-sop2pos_transformation auto | true | false]
          [-tp_opt_tree auto | true | false]
          [-tp_oper_sel auto | true | false]
          [-smart_compare auto | true | false]
          [-optimize_for default | area | speed | area,speed]
          [-power_effort off | auto | medium | high]
          [-hierarchy]
          [design or cell list]
          [-retime design_list]
          [-retime_clk_period period_value]
于 2013-03-12T23:18:11.940 回答
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我不知道 Synopsys 编译指示来选择特定实现，但 DesignWare 文档声称您可以强制 Design Compiler 使用其中一种可用架构。

于 2013-03-12T23:18:42.970 回答