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我在获取ASIC综合的预布局和布线时序分析报告时遇到了一些问题

要获得时间，我们应该在流动步骤中使用ABC ：

1- strash - 将当前网络转换为 AIG（带有两个逻辑门“AND/OR”的图）

[*结构散列是一种纯粹的组合变换]

2- scorr - 我不知道这个命令是做什么的。所以第一个问题是：这个命令是做什么的？

2.1 当我使用这个命令时，我得到了一些错误：

如果我使用组合电路

iget error ABC：错误：网络是组合的（运行“fraig”或“fraig_sweep”）。

来自yosys的synth.log输出：

如果我给顺序喜欢

我们也有同样的错误

iget

3-从错误中我们知道我们应该运行“fraig”或“fraig_sweep”

3.1脆弱-

将当前网络转变为功能简化的 AIG

3.2 fraig_sweep检测逻辑网络中功能等效的节点。与 fraig 不同，此命令保留了网络结构并仅合并功能等效的节点

4- ifraig我不知道它做什么，这个命令也做什么？

5-在 retime /map 命令中您在 {d} 中的意思

在：

**

**

在dch -f我们应该给它一个脚本文件**？** dch命令应该做什么？

为什么它无法映射？

**

*一言以蔽之，我们如何获取和打印 ASIC 的预布局和布线时序分析报告？

它是否适用于所有并行，顺序的电路......或者它不适用于所有verilog文件？

我想知道ABC的每一步应该做什么？

我正在制作我的第一个 ASIC，但我无法理解某些东西。

我有一个 80MHz 的内部时钟出现在 ASIC 的一个引脚上，其他引脚包括连接到 D/A 的数据输出引脚。

此特定板上的所有走线将具有相同的长度和相同的传播延迟，包括时钟和数据引脚，所有数据引脚的负载电容为 5pf（每个）。D/A 有 1 ns。设置时间。D/A 只是一个输出设备，没有返回 ASIC 的路径。

我根据该板上的走线长度、宽度、厚度和与电源层的距离计算得出，边缘从 ASIC 传输到 D/A 大约需要 1 ns。

我建议将数据计时到时钟负沿的引脚，并使用出现在 ASIC 引脚上的正沿将数据计时到 D/A。

与我合作的公司表示，现在还不足以保证干净的到货和 D/A 输出。

这些人很专业，知道他们在做什么，但我想了解一下困难是什么。有人可以指点我一些参考资料吗？

谢谢你。

用于 HDL 设计和仿真的 EDA 工具供应商越来越多地使用结果质量(QoR) 一词。特别是在涉及FPGA 的高级综合(HLS) 时，该术语用于膨胀数字，没有事先定义。
但是 QoR 是如何定义的？QoR 是一段 HDL 代码的指标还是 EDA 工具性能的指标？

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Wikipedia 上的 QoR 文章只给出了非常简短的描述，主要是关于该术语的历史渊源，即从 1980 年代开始，QoR 被用来描述芯片设计的硅面积、功耗等。
如今，这些术语似乎在更一般的意义上使用。此外，这听起来像是一种通用但花哨的方式来表达 A 在某种程度上比 B 更好。

_{我有意识地冒着这个问题可能被认为“过于宽泛”的风险，但恕我直言，这只是意味着不存在 QoR 一词的简明定义......}

其中哪些会阻碍我的测试台中的模拟性能以及原因（从系统 verilog 编译器的角度寻找答案）：

或者

PS：“a”是一个 dut 信号，它在仿真期间的某个时钟边缘被断言。假设这个任务只被调用一次。

测试台中的变量大多被实例化为bit而不是reg. 但bit只是 2 个状态变量（0 和 1），reg是 4 个状态变量（0,1,x 和 z）。为什么人们将bit其用作测试台变量？我接手了一个旧项目，所有的测试台变量都是bit. 所以当检查器执行检查时

if (data_rtl === data_expected) // reg[63:0] data_rtl, bit[63:0] data_expected

我无法在 data_expected 端执行 X 检查。当然它很常见bit，为什么人们这样做？systemverilog中的bitover有什么好处？reg

Yosys：我是 Yosys 的新手。但我熟悉 RTL 编译器。我能够使用 yosys 合成模块。是否可以使用 Yosys 生成“门级约束文件”。这就像 Synopsys RTL 编译器生成的 sdc 文件。

波形：-

我做了一个属性：

但是此属性不适用于此波形，它不适用于“c”之前的 3 个或更多“b”，并且不适用于第一个“b”之后的“c”。

我需要一个属性，它可以在“a”信号之后仅传递 2 个“b”，并且仅在“2 c”之后传递，它们之间有任意数量的间隙。

感谢帮助。

对于脉冲，我们使用脉冲同步器，对于电平信号，我们使用 2 触发器同步器，但如果信号可以是脉冲或电平行为怎么办。有什么办法可以同步吗？

我使用本教程安装了 SystemC 库 2.3.1 。

我写了这个你好世界的例子：

并使用以下命令编译：

编译代码时，库出现错误：

我该如何解决这个问题？

问题：

硬件语言 (HDL) 与 Python、Java 等通用语言有何不同。特别是，与 VHDL 和 Verilog 相比，导致通用语言对 FPGA 来说不是最佳的主要权衡是什么？

语境：

我是一名程序员，但肯定会从事高级抽象工作，例如 JavaScript、修补 API 等。我的低级知识非常有限，但我正在玩 FPGA 并且有一些我无法解决的新手问题谷歌或维基。

考虑到我是新手，请不要严厉反对这篇文章。只需说明您对问题的建议，我会很乐意修改！:)

例子：

例如，为什么不是每个人都只使用 Python 或 C# 而不是 Verilog 或 VHDL 编写 FPGA 和 ASIC？我知道有一些 Python 库，但我读到它们的可行用例有限。我将非常感谢有人阐明为什么 HDL 是必要和有益的，以及为什么与这些场景相比，通用语言不是最佳的。

提前致谢！