问题标签 [asic]

{a + b}verilog和(a + b)verilog有什么不同。我用模拟来做：

但

这意味着 (a + b) 可以给出 5 位的结果，但 {a + b} 给出 4 位。我不知道为什么。请帮我。

谢谢

我有与 DC 编译器 Synopsys 相关的问题。在合成单元放置在端口附近时是否有任何限制。我不想使用固定位置。我在想，一些单元格对于放置在端口附近非常重要，但我不想使用固定单元格或任何具有固定坐标的约束......

我正在研究如何制作一个高效的 FPGA 项目（朝着成为 ASIC 设计），其中包括简单的 32 位二进制数的除法运算。

我发现最快捷的方法是使用 LUT（查找表），而不是生成复杂的除法逻辑。没关系，然而，当我想到 ASIC 时，我想象一个物理微芯片，里面有数字逻辑，我无法想象在里面放一个整表来产生除法。我可以理解它在 FPGA 中是有意义的，因为它有很多资源，包括片上存储器等，但在最终的 ASIC 上却没有。

我的问题是，LUT 实际上可以在 ASIC 设计中综合吗？需要除法运算的芯片实际上是这样制造的吗？

此外，LUT 确实比创建除法模块占用更少的面积？？

我对此很陌生，我感谢您的意见。

我写了代码，但 ModelSim 说：

“unsigned2hexstring”不是运算符符号。

我应该改变什么以及如何使用我的库之类的包？会不会喜欢：图书馆ieee；使用 ieee.std_logic_1164.all；使用 work.prosoft_std.all ???

我希望序列块在执行时显示一些信息。

例如：

我尝试了这段代码，但遇到了以下错误：

任务 $display 在需要函数的地方调用。请更正任务调用并重新编译。

我该如何克服呢？

我想知道以下哪种设计更快，即可以在更高的 Fmax 下运行：

在“前一个”循环中检查循环结束的位置，并通过第一个反馈信号在下面应用。

与较少流水线的方法相比：

第一个实现的想法是不要让比较中的算术与增量中的算术相结合。然而，另一方面，在第二个实现中，两个操作可以并行完成，一个的结果将 MUX 另一个。这会和从前一个周期（在第一个实现中）准备好 MUX 控制位一样快吗？

谢谢！

假设我有以下代码：

综合中的 bad_signal 会发生什么？综合工具是否会优化掉触发器，因为它没有在设计中的任何地方使用？

低电平有效复位

高电平有效复位

在 FPGA 中，这取决于设备的 FLOP 类型。但在 ASIC 中，哪种类型的复位更好？通过使用一个比另一个，我们有任何权力或区域优势吗？

图灵机上的维基百科页面指出，通用图灵机比它模拟的机器慢最多一个日志因子。我很好奇 - 现实生活中的等价物是什么，比较纯硬件解决方案（非存储程序计算机 - 例如 ASIC）与存储程序计算机？它也是一个日志因素吗？

我正在尝试添加两个存储符号位的寄存器，其中一个是 3 位 [ FRQ(2 downto 0)]，另一个是 7 位 [ PHS(6 downto 0)] ...并且必须将这两个寄存器的加法存储在 7 位寄存器 [ PHS(6 downto 0)] 中。提前感谢您的帮助。

我得到的错误是..>>> 错误：/..integrator.vhd(47): near "process": (vcom-1576) Expecting IF VHDL

这是我的代码：