verilog - 如果一个信号只在always_ff的复位逻辑中定义，综合会发生什么？

Question

假设我有以下代码：

always_ff @(posedge clk, negedge rst) begin
   if (~rst) begin
      bad_singal <= '0;
      good_signal <= '0;
   end else begin
      // do something
      // bad_signal is not used here or anywhere in design. 
      if (some condition)
         good_signal <= 1'b1;
   end
end

综合中的 bad_signal 会发生什么？综合工具是否会优化掉触发器，因为它没有在设计中的任何地方使用？

Answer 1

如果一个信号或寄存器不驱动任何东西，那么是的——任何有能力的综合工具都会将它修剪掉，不管它是如何设置的。发生这种情况时，许多综合工具会报告警告。

Answer 2

它应该从技术上推断出一个闩锁。

Answer 3

如果不使用它将被优化掉。如果在某处使用它，它将被绑在地上，因为它的值总是0.