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fpga - 异步 FIFO 深度计算
我需要计算填充异步 FIFO 需要多长时间。例如：假设模块'A'想要向模块'B'发送一些数据。模块A的频率为80MHz。B模块的频率为50MHz。突发长度为 120。读取和写入都没有空闲周期。FIFO 深度为 20。填充 FIFO 需要多长时间？
我知道FIFO的最小深度应该是45。'写入一个数据项所需的时间=1/80MHz=12.5ns 写入突发中所有数据所需的时间=120*12.5ns=1500ns。读取一个数据项所需的时间=1/50MHz=20ns。在 1500ns=1500/20=75 的时长内可以读取的数据项数 FIFO 中要存储的剩余字节数=120-75=45。但是如果 FIFO 的深度是 20。我如何计算填充 FIFO 的时间？
问题2：我阅读了一些材料。如果是连续写入，FIFO的深度应该是无限的。连续写入和突发写入有什么区别？为什么有限深度的 FIFO 足以让突发写入？
linux - 当哈希率在 asic l3+ 中下降时 cgminer 重启
我是 c# 开发人员。我想为 asic 编写 linux 代码l3+这是LTC矿工。
1-当哈希率下降或所有芯片时x 然后重新启动 cgminer
2-l3+连接到API服务器并从中获取配置（url/用户名/密码）然后将其设置为我的 asic。
我应该寻找哪些主题？
我使用的是旧固件（l3+ 2017），我可以连接到WinSCP.
l3+ 使用linux3.8.13 和cgminer3.7
谢谢
emulation - Trace Enable 在劳特巴赫是什么意思？
我正在劳特巴赫（Lauterbach）从以处理器为源的接收器收集痕迹。这是使用“步骤”操作完成的，在此过程中，在 trace.list 窗口的中途，我以红色显示“TRACE ENABLE”（如图所示）。
我的问题是，这是什么意思？TRACE ENABLE 表示什么？
任何帮助将不胜感激，谢谢。
vhdl - 为什么在模拟开始时执行此过程
这是一个简单的实体，只是为了了解“进程”的用法
我的问题是：为什么在模拟刚开始时执行该过程？我认为当灵敏度列表中的信号发生变化时该过程会唤醒，但在此示例中，分配给信号“a”的时间是在模拟开始后 3ns。
这是测试台
来自 Modelsim 控制台的消息
time - VHDL：resolution_limit - 它是如何工作的？
我想了解 VHDL 函数 resolution_limit 返回什么？LRM 表示它返回模拟器使用的最低时间分辨率。但是我们怎么知道模拟器使用的最低时间分辨率是多少呢？每个模拟器的这个限制是固定的吗？
我认为如果一个 VHDL 模型使用“等待 1 ns”而另一个模型使用“等待 1 ps”，则 resolution_limit 将返回 1 ps 作为分辨率限制。它是这样工作的吗？
谢谢。