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我使用的是 ARM a53 平台，它有 ACP 组件，我正在尝试使用 DMA 通过 ACP 传输数据。

根据 ARM trm 文档，如果我理解正确的话，使用 ACP 时，每次 DMA 传输的 DMA 传输数据大小限制为 64 字节。

如果是这样，此限制是否会使 DMA 不可用？因为配置 DMA 描述符是愚蠢的，但每次只传输 64 个字节。

或者 DMA 应该自动将其传输长度分成许多 ACP 大小受限（64 字节）的数据包，无需任何软件干预。

需要任何专家来解释 ACP 和 DMA 如何协同工作。

我完成了在 vhdl 中创建算法 sha256 的设计。现在我试图通过了解如何更改代码来提高我的设计水平，这样我将获得更高的功率、性能和面积结果。最终的目标是尝试在我的设计中获得最好的网表，这样我就可以将它们放入芯片中。

所以对于我的设计：我在 Cyclone 4 FPGA 中获得了 85 mhz 的最大频率，总共使用了 8,500 个逻辑元件，占 FPGA 的 55%。

我认为使我的设计如此庞大的主要问题是我以层次结构的方式编写了代码，大量的“elsif”和变量。我认为，另一件可能更好的事情是，如果 quartus 将我的内存设计实现为内存而不是逻辑元件，即使它只有 16 个 32 位字的数组。你们认为我可以改进什么？

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N1 和 N2 的值为 5。我收到错误“端口 (data_out) 连接的大小不匹配。正式端口大小为 10 位，而实际信号大小为 1 位”

我已将 data_out 端口的大小设置为 10 位，但它仍然显示信号大小为 1 位。

假设我有如下可变长度字符串：

如何使用文件操作读取 SystemVerilog 或 Verilog。我知道在有固定长度的文本时阅读

我正在尝试制作一个取决于信号的计数器。信号在两个周期内为高电平，在接下来的两个周期内为低电平，并且一​​直持续到结束。在高脉冲期间，计数应从 0、1 开始。当脉冲为低电平时，计数为'x，从下一个高电平开始，它从 2、3 开始，然后再次为 'x 两个周期（仅在脉冲为高电平时向上计数），然后再次为 4、5。我是 Verilog 的新手，这是一个任务。

当我编写以下代码时，我总是得到计数 1 2 x 1 2 x。有什么帮助吗？

我得到 1 2 x x1 2 xx 而不是。1 2 xx 3 4 xx 5 6 xx 等。任何帮助表示赞赏。

我正在尝试生成一个时钟，它是系统时钟的（3/16）。因此，我决定从系统 clk 生成 3x 时钟，然后从中生成 (1/16)x 时钟。现在，我只能生成 3x 时钟。我通过计算系统时钟的时间段然后每该时间段的 1/6 切换一次 3x 时钟来做到这一点。但是我的模拟永远停滞不前。我没有在forever任何地方使用过该块，我已经检查过了。因此没有时间结构。以下是我正在处理的代码。

我不关心arst我的代码中缺少的信号。eec_clk一旦功能正常，它将被实施。请帮忙？

我正在练习 VHDL，我有一个关于不需要过程的“简单”语句的基本问题。

我想知道两者的区别

语句不在进程内，只是在架构开始后编写，并且

这些结果会产生同样的结果吗？泰:)

我正在尝试为 Chisel 编写的 Rocket 处理器进行 ASIC 合成。它会自动生成 *.conf 和 *.behave_srams.v 文件。因此，我可以轻松地将 SeqMem 替换为 ASIC SRAM。但是，对于组合内存的“Mem”，总是更改为寄存器。如何用 ASIC 组合内存或 ASIC 寄存器文件替换 Mem？生成verilog时有这个选项吗？

状态机的状态的枚举字面减速是否保证无故障行为，就像将以下顺序分配给状态一样？

我是ASIC设计的新手。我有一个设计，例如两个输入 a，b。我正在使用以下代码来初始化这两个信号。但是设计编译器会生成一个警告，即寄存器“a”是一个常量，将被删除。当我尝试进行综合后仿真时，这两个信号都是“z”。那么如何应用初始信号分配来避免这样的问题呢？