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verilog - Accessing inputs and outputs in sub-modules from testbench

My device-under-test (DUT) has many sub-modules and I would like to test some of them.

My test fixture will be the top level of my project - one level higher than the DUT - and since I can only seem to access the inputs and outputs of the modules one level down, I can only access the top-level inputs and outputs of the DUT.

I would like to be able to access signals from the modules two or more levels beneath the test fixture, ideally without having to rewrite any modules to add more outputs so the signals I want to test are connected to the top level.

I could rewrite the device under test but this seems time-consuming and I feel there should be a quicker way.

Is there a way to write a test fixture that can access signals within sub-modules, without rewriting the DUT?

verilog test-bench

2013-10-23T14:48:50.807

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input - 谁能帮我创建一个 Verilog 测试平台？

任何人都可以帮我创建一个测试台或只是我以下代码的输入代码吗？我正在使用赛灵思。

2013-11-19T13:37:35.477

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verilog - register 在我的测试平台中被称为网络 - 不会编译

我的测试台无法编译，因为它一直声称那clk是一个网络。据我了解，reg它不是一个网，应该在方程的 LHS 中被允许。

我得到的错误是

(vlog-2110) 非法引用网络“clk”。

verilog test-bench

2014-02-26T22:18:23.663

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verilog - 带 LED 输出的 6 位二进制计数器

我对verilog世界真的很陌生，我不明白为什么我的程序什么也没返回。我正在尝试制作简单的 6 位向上计数器，该计数器依靠按下按钮。代码是

测试台是

这段代码编译并运行（正如我在 iSim 上看到的那样），但 LED 输出给了我 XXXXXX。我想我不仅在这里犯了一些错误，而且无法理解测试台是如何工作的，以及如何对输入和输出进行正确的分配。谁能帮帮我吗？

verilog test-bench

2014-11-07T13:10:08.797

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vhdl - 相邻语句之间的 VHDL 过程延迟

我正在尝试使用 VHDL，并且遇到了我无法摆脱的延迟。

我正在尝试在测试台上编写一个非常简单的 3 输入与门，该测试台循环遍历 AND3 的所有可能输入和后续输出。我将一个输入绑定到高电平以使其在模拟中的评估更简单。

我已经运行了在 3 个输入的 8 个值之间循环的模拟（忽略了第 3 个输入），但是，在迭代数字和将其分配给输入之间，尽管这些语句紧随其后，但仍有 100ns延迟 - 为什么？迭代之间的 100ns 延迟是可以理解的，因为这是故意的，但我不明白为什么当它们顺序运行时，下面所示的两条线之间会有 100ns 的延迟？

我把定义，测试台放在下面，

非常感谢！

vhdl delay simulation xilinx test-bench

2015-10-25T15:45:47.437

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vhdl - 我在 vhdl 测试台中编写的断言报告语句未显示在控制台中

我正在为 2 位寄存器编写代码和测试台，但是在我的测试台中，当我运行测试台的模拟时，我的断言报告语句没有显示在控制台中。我正在使用 Modelsim PE 学生版 10.4a，并且我正在运行 100 ns 的模拟。这是测试台和控制台图像请帮助。提前致谢。

vhdl modelsim test-bench

2015-12-09T20:11:39.627

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testing - 如何在verilog中找到一个reg的大小？

我想知道是否有一种方法可以在 Verilog 中计算 reg 的大小。我研究了一番，发现了$size(a)，但它只在SystemVerilog中，在我的verilog程序中不起作用。

有谁知道这个的替代品？

作为旁注，我还想问一下；我的测试台遇到了一些问题，因为当我更新文件中的值时，在模拟时没有考虑到这种变化。有人告诉我，我可能一直在使用旧的测试台，但我不断模拟的那个是这个项目中唯一可用的。

编辑：

为了让您了解问题所在：在我的代码中有一个“开始”信号，当它设置为 1 时，操作开始。否则，它将保持空闲状态。我开始用 start=0 编写测试台，测试并模拟它，然后通过将 start 设置为 1 来编辑测试台。但是当我模拟它时，波形中的启动信号仍然为 0。我试图检查我是否在使用另一个测试台，但它是我在这个项目中使用的唯一测试台。

鉴于我已经到了最后期限，我编写了代码，以便它能够适应“冻结”的测试平台。我现在得到了我想要的所有结果，但我想测试我的代码的一些其他功能，所以我创建了一个新项目并将代码复制粘贴到新文件中（包括相同的测试台）。但是当我运行模拟时，波形显示错误的结果（即使我在所有模块和测试台中使用完全相同的代码）。知道为什么吗？

任何帮助，将不胜感激：）

testing size verilog system-verilog test-bench

2015-12-10T00:37:31.913

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