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以下是使用 D 触发器的计数器的 VHDL 代码。在这里，我们假设触发器是上升沿触发的。

在架构内部，我将 Q（当前状态）和 D 声明为 4 位逻辑向量。

我分配了所有输出（Z0 到 Z7）和 D 信号值，以匹配分别由计数器和触发器的最小输入方程确定的逻辑表达式。

在代码结束时，调用一个进程来模拟清除 (ClrN) 和时钟 (CLK) 的行为

我的问题：

代码可以正常工作，但我遇到了模拟测试台的问题。

在模拟中，我们需要显示电路从状态 1000 开始，然后以正确的顺序通过每个状态。

简而言之：我如何在模拟中显示信号 Q 和 D。
这是我不知道该怎么做的部分。

我被告知使用强制命令来设置所需的输入。

例如：

但我不确定在哪里以及如何使用它。

下面是 VHDL 代码：

以下是我的 VHDL 测试平台：

我在哪里以及如何将 Q 和 D 信号添加到我的测试台，以便获得显示电路以状态 1000 开始的模拟，然后它以正确的顺序通过每个状态。我什至使用强制命令吗？

我想为我的 ALU 电路创建一个测试台。当我编译它时，我得到一些错误：

这些是第 12、13、14、14、15 行的编译错误：

** 错误：(vlog-3838) 变量“s”由连续和程序分配写入。

** 错误：(vlog-3838) 变量“A”由连续和程序分配写入。

** 错误：(vlog-3838) 变量“B”由连续和程序分配写入。

** 错误：(vlog-3838) 变量“A”由连续和程序分配写入。

** 错误：(vlog-3838) 变量“B”由连续和程序分配写入。

这些错误是什么意思？

当我在 Vivado（项目模式）中编辑 VHDL 测试台（仿真源）时，后台语法检查似乎被禁用：明显的语法错误，如缺少分号或未定义的信号，没有用波浪形的红线下划线（与所有设计源一样）。

有没有办法为测试台激活自动后台语法检查？是否有其他原因导致某些文件未进行语法检查？

你看，我已经用modelsim在vhdl上描述了一个ALU，但是测试台似乎没有更新解决方案，当我看到模拟时，电路32位响应总是说"UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU"我不知道​​我在测试台上写错了什么编译器上还有一个关于电路响应的警告，上面写着

** 警告：(vsim-8683) 未初始化的输出端口 /alu_tb/ALU_test/res(32 downto 0) 没有驱动程序。该端口将为信号网络贡献价值（UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU）。

这是测试台代码：

我知道这个错误似乎微不足道“res 没有初始化”，但我已经远离 vhdl 太久了，老实说不知道如何解决它，有什么想法吗？

我正在尝试在 Windows 10 上使用 Python2 设置 myHDL，以便使用 Python 作为源代码的 VHDL/Verilog 测试平台。相应的说明可以在这里找到。

我已经在我的系统上成功安装了 python、pip 和 myHDL。现在要设置联合仿真，我无法理解给出的说明：

协同仿真需要额外的安装步骤。

要安装协同仿真支持：

转到目标平台的 co-simulation/ 目录并按照 README.txt 文件中的说明进行操作。

这里指的是哪个目录？C:/Python27在我的目录/子目录中安装 myHDL 后，我找不到协同仿真目录。

FAQ部分通过建议使用 Cygwin 来解决这个问题。有人可以建议如何实现这一点，或者是否有我可以使用的替代方法？

我根据https://github.com/freechipsproject/chisel-testers/wiki/Using-the-Hardware-IO-Testers用 SteppedHWIOTester 编写了一个加法器，但有一些问题：

错误是：

那么我应该怎么做才能修复它呢？非常感谢！

使用“make”命令完成定义，如下所示：

如何在我的系统 verilog 测试平台中使用这个定义？

我希望能够在我的测试平台层次结构中不断地强制降低信号。这是一个简单的示例，说明了我如何在测试台上执行此操作。

这在 Modelsim 10.4b 中有效，即 double_inverter 实例中的信号 b 将由 clk 设置，而不是信号 a，但是有更好的方法来控制外部名称信号吗？

谢谢你的帮助。

如何在vaadin 测试台案例中上传特定文件。这意味着从弹出窗口中选择一个特定文件并上传该文件。

我正在尝试使用 AXI Stream Verification IP，但我不知道如何在从模式下使用它。如何从代理中获取数据：