vhdl - Vivado 中的自动语法检查不适用于测试台？

Question

当我在 Vivado（项目模式）中编辑 VHDL 测试台（仿真源）时，后台语法检查似乎被禁用：明显的语法错误，如缺少分号或未定义的信号，没有用波浪形的红线下划线（与所有设计源一样）。

有没有办法为测试台激活自动后台语法检查？是否有其他原因导致某些文件未进行语法检查？

Answer 1

这似乎缺少功能： Xilinx 论坛：No-syntax-highlighting-for-VHDL-testbenches