问题标签 [test-bench]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - 为什么我的 Verilog 测试平台不能显示中间变量？
我想看看 a1 和 b1 中存储了什么值，但我只得到“xxxxxx”作为输出。为什么？
我的代码设计为采用 4 位有符号数字 a 和 b 的值。如果 a 或 b 的 MSB 为 1，我将使用中间变量 a1 和 b1 对这些数字进行 2 的补码，否则对我的主代码使用相同的 a 和 b。但我无法获得中间值。
相关代码和测试台；
试验台
我的成绩单只显示这个
verilog - Verilog中的乘法输出未显示在模拟行为中
我已经为组合乘法和顺序乘法编写了两个不同的 Verilog 片段，我将它们发布在下面。当我模拟任何一个乘法时，表示的乘数mult_A和被乘数表示mult_B它们的位串值，但表示的结果乘积R显示所有 X。帮助显示代码乘法结果R将不胜感激。
组合
串行
试验台
现在串行部分被注释掉了。
verilog - Verilog 同步 4 位计数器保持最大值直到给定信号
所以我的计数器是 4 位的 verilog，我希望它保持最大值 1111，直到我给它一个信号，让它再次从 0000 开始计数。
到目前为止，这是我能想到的：
但它只是不会等待信号。我对verilog很陌生，所以我的代码可能对硬件人员没有多大意义，因为我是一名软件工程师，如果这里有一些新手错误，我很抱歉。
至于测试台，这就是我所拥有的：
谢谢你的帮助 ：）
verilog - 无法弄清楚如何循环这个 verilog 状态机
目标是执行一个至少有一百次迭代的奇异函数。最终目标是完全做到门级。我无法弄清楚，所以我试图让常规代码正常工作。但是我不能让这个状态机循环两次。由于测试出来的东西，有很多随机注释代码。我需要让一个计数器/比较器以某种方式工作。返回状态零并继续该过程。下面是主要代码和我用来测试它的测试平台。我只能让第一次迭代工作。但不能得到其他任何东西。
请任何帮助将不胜感激。谢谢你。
[/代码]
while-loop - 在 UVM 监视器中无法退出 while 循环
这可能是我忽略的一个愚蠢的错误，但我对 UVM 还很陌生，在此之前我曾尝试修改我的代码一段时间。我正在尝试使用数据有效停止协议从我的 UVM 驱动程序向 DUT 发送数据包中的 8 位数据流。我遇到了一个问题，我的输入监视器无法接收这些驱动的事务。
我有一个 while 循环，其条件是有效位必须为高，而停顿位应为低。只要这个条件成立，监视器就需要拾取数据字节并推入队列。$display我知道在我使用语句的过程中数据正在被提取并推送到队列中。一旦接收到所有数据字节并且有效位变低，就会出现问题。理想情况下，这应该会导致退出 while 循环，但不会这样做。这里的任何帮助将不胜感激。我附上了下面的代码片段。提前致谢。
这$display没有显示“在从监视器打印输入数据包之前”
HIGH 定义为二进制 1，LOW 定义为二进制 0。
就显示语句而言，代码的输出如下所示。
数据收集
前 检查停止前 检查停止
后
2
在输入监视器中打印检查 @ time = 105
检查停止前 检查停止
后
1
在输入监视器中打印检查 @ time = 115
检查停止前 检查停止
后
3
打印检查在输入监视器@时间 = 125
verilog - 无法理解的循环 Icarus Verilog
我正在尝试遵循此处提供的基本示例。 https://www.youtube.com/watch?v=13CzlujAayc&list=PLUtfVcb-iqn8ff92DJ0SZqwsX4W1s_oab&index=17
这是我的确切代码
maj3.v
测试台.v
我正在尝试使用 Icarus Verilog 进行编译，但出现此错误
我已经查看了我的代码几次，我相信我有与讲师完全相同的行，并且我使用的是相同的编译器。唯一的区别是他在浏览器中运行，而我在 Ubuntu 终端中运行
verilog - 用于 ROM 的 Verilog 测试平台（如 DUT）无法正常工作
我正在尝试实现一个测试台并将我的 DUT 的所有可能的输入组合写入一个文件：
不幸的是，文件 'CTRL.bin' 没有填充任何有用的数据。然而，它的大小是 64kB……至少这是可行的！
使用变量 'idx' 作为 DUT 的输入，我做错了什么？
ps：我在 ispLever 中使用 Aldec 功能模拟（如果这很重要？）。
vhdl - 反应计时器设计 VHDL 的测试平台
我必须使用 modelsim 来测试这个组件：
它将在 Altera DE2 上实现。它应该与时钟（CLOCK_50）一起工作，在KEY0变为逻辑电平1后，计算时钟周期直到它达到插入SW（7 DOWNTO 0）上的数字，此时它打开红色LED：LEDR。从 LEDR 亮起，四个十六进制显示（HEX0、HEX1、HEX2 和 HEX3）开始以 1 ms 的间隔计数。我必须尽快按下按钮 KEY3（在 DE2 板上），直到达到 SW(7 DOWNTO 0) 中表示的值：红灯熄灭并显示停止计数。
我试过这个：
但是模拟没有显示任何结果。我不太擅长测试台，我真的很想了解它们是如何工作的，特别是时钟的生成和波向量的插入！也许我可以更好地解释我的疑问，但是如果有人可以向我展示一个针对初学者的测试平台示例，那将非常有帮助！
谢谢
java - 如何在 Selenium Java 中为 vaadin TestBench 设置代理设置？
我需要连接到 vaadin 服务器以验证 vaadin Testbench 许可证。我在 java 程序中编写了代码为
我收到以下错误； 您的 TestBench 4 许可证尚未经过验证。检查您的网络连接。 我在代理后面，这里我需要设置代理设置以连接到服务器进行验证。我正在尝试使用 IE 驱动程序。我没有使用 Maven。我还在 maven 的 seetings.xml 中设置了代理设置
我在这里更改了值和代理名称。
verilog - How do I add an input called Unsigned / Signed for Verilog comparator testbench code?
I'm new to coding verilog.
This is code for a 3-bit Comparator. I need help adding a signal called 'US' (unsigned/signed) to my testbench code. When the signal is High(unsigned mode), the Comparator interprets the numbers as Unsigned numbers. When the signal is Low (Signed Mode), the Comparator interprets the numbers as signed numbers.
TEST BENCH CODE: