makefile - 如何在 systemverilog 测试平台中使用 makefile 的“-define”参数？

Question

使用“make”命令完成定义，如下所示：

make something -define "file=$(name)" 

如何在我的系统 verilog 测试平台中使用这个定义？

Answer 1

+define调用编译器时，您需要将其转换为开关。例如，使用 modelsim/questa

vlog +define+file=\"$(file)\" .....

根据您使用的外壳，您可能需要考虑如何通过引号。