verilog - 在线查看综合输出？

Question

是否有任何在线工具/应用程序可以帮助我检查编写的 RTL 的综合输出？

示例：我已经编写了一些 RTL 代码（在 verilog 中）并想检查

-> 是否可以合成？

-> 网表 RTL 已生成。

Answer 1

这可能满足您的需求吗？

http://www.plunify.com/

网站上的一些话使这个答案足够长......

Plunify 帮助设计团队管理和扩展计算需求，提供按需付费的 FPGA 综合和布局布线