问题标签 [xilinx]

导致问题的代码看起来像正常的 xnor 操作，如下所示：

此行导致以下错误：

任何人都知道这里出了什么问题，分号显然在那里。VHDL是否有可能不支持xnor，如果是，我该如何重写它？

非常感谢！

如何打印存储在 8 位寄存器中的有符号整数值，声明为：

使用：

它打印无符号值。

$display该函数的正确语法是什么？

我尝试创建一个包含两个宽多路复用器的两级多路复用器。每个宽多路复用器有 8 个 2 对 1 多路复用器，它们共享相同的选择信号。因为我可以使用 RLOC 将一个宽多路复用器（= 8 个 2 到 1 多路复用器）打包到一个 Virtex-5 切片中，这些多路复用器共享选择信号。我想将这两个宽多路复用器打包成 2 片。但是下面的代码给了我一个地图错误：错误：包：679 - 无法遵守设计约束（MACRONAME=hset，RLOC=X2Y2）

有谁知道如何解决这个问题？

并感谢您查看此问题。

我正在总线标准 (PLB -> AXI) 之间移植一个 Linux (2.6.37) 驱动程序，以准确用于 Xilinx FPGA-SoC。设备驱动程序在树中内联编译。我有几个问题，我相信你们可以帮助我。

1. Linux 内核树中的哪些列表允许设备在 dmesg 上打印 device_init _字符串？上市需要什么文件？
2. 通常，当设备驱动程序在树外编译时，使用的扩展名（通常）是 *.ko，当设备驱动程序在树内编译并使用“make modules”合并时是这种情况吗？

为清晰而编辑

假设您有一个名为“foo”的设备，它必须在树中编译。我观察到“foo”正在为 PLB 打印 dmesg 字符串，但不是为 AXI 打印。我想问如何将设备添加到“init”？哪个文件包含“foo”的条目，告诉 init 必须加载“foo”？

从更大的意义上说， foo = xilinx_hwicap

谢谢 RRS

PS 感谢您的耐心等待

我有一个关于我正在研究的 AGC/SPI 控制器的奇怪行为的问题。它在 Verilog 中完成，针对 Xilinx Spartan 3e FPGA。控制器是一个依赖外部输入启动的 FSM。FSM 的状态存储在未显式初始化的state_reg中，因为我认为未初始化的寄存器默认为零。当我实现控制器时，FSM 不会运行。监控 SPI 总线我没有观察到任何活动。为了监控 FSM，我将state_reg路由到了一个输出总线，该总线连接到一个 LED 组。这就是行assign data_out = state_reg是在做。我发现，当我这样做时，FSM 的 AGC/SPI 控制器运行正常，正如在 SPI 总线上观察到的那样。似乎正在发生的事情是state_reg在初始化时处于未确定状态，因此 FSM 永远不会处于任何状态，因此它不会运行。但是通过将state_reg分配给一个输出，它初始化为00000000，正如我从一开始就期望它做的那样。所以我的问题是，未初始化的寄存器是否应该假定值为 0？通过将未初始化的寄存器分配给输出，这是否会迫使它像看起来那样假设为零？或者这里发生了什么我不明白的事情？下面是我的代码。我已经评论了将 *state_reg** 分配给输出线 [7:0] data_out的相关部分. 我知道这是一个很长的问题，但我真的很想了解我应该期待什么样的行为。谢谢。

任何讨论该算法的文献链接就足够了。我正在研究 xilinx 中的 verilog 代码。它使用 verilog 的内置 % 运算符。问题是 % 不能在 xilinx 中合成。

提前致谢！

在 virtex 5 上的 microblaze 环境中：

我有一种情况，我需要执行 spi 事务 (XSpi_Transfer) 以从外部芯片 (mcp2515) 读取以响应中断。使用 XGpio 接口的 gpio 中断功能触发中断。

我遇到的问题是 XSpi_Transfer 在从中断上下文中调用时挂起。关于是否可以从中断中使用 XSpi 的任何提示？我认为问题在于 XSpi 的低级机制使用中断来执行低级 fifo 处理。

我正在研究 Xilinx 模块，在仿真过程中，我的一根电线取值“x00000x0000x000x”。这意味着什么？

非常基本的问题：

我怎么知道端口/信号/值应该放在箭头的哪一侧？我注意到通过切换 port_a => x到x <= port_a看起来非常相等的，我得到了一个错误。另外，x => port_a不要工作

我什至不知道箭头应该指向哪个方向。

答案非常感谢！

我让 WebPack 再次在我的机器上运行，在综合了一个简单的设计并将其上传到我的 FPGA 之后，我的理解遇到了很大的问题。

当用户约束文件中有这样一行时：

综合软件如何确定 VHDL 代码如何分配此引脚？

例如，以我提供的这个示例代码为例：

这段代码究竟是如何使WIA0我的 FPGA 上的引脚打开的？链接是什么？只是实体声明中的端口名称是否涉及更多魔法？