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我试图从 simulink 中的简单模型生成网表。我可以运行模拟（使用 sysgen）。

当我尝试创建网表时，它会引发错误：

" * 错误 *

网表生成期间发生错误。在 19 概要文件中使用 ==> xlProcBlockElaborateBMM 时出错 'C:\<..>\timing\synopsis' not found "

所以，我尝试手动创建一个概要文件夹，然后它开始抛出以下错误：

* 错误 *

网表生成期间发生错误。发生 Java 异常：com.xilinx.sysgen.netlist.NetlistInternal: java.io.FileNotFoundException: C:\Kiran\timing\synopsis\synopsis (Access is denied) at com.xilinx.sysgen.netlist.XTable.valueOf(Unknown Source ）在 com.xilinx.sysgen.netlist.Block.fromXTable（未知来源）

我尝试以管理员身份运行 Matlab，但结果相同。如果我在这里遗漏了什么，请告诉我：

所以，这里是配置细节：

Matlab 版本：版本 7.10 (R2010a)
Xilinx 系统生成器版本 12.2

我在 Xilinx 论坛中没有找到任何解决方案，所以我将其发布在这里。

谢谢

我刚刚在 Xilinx 中创建了一个自定义 IP，它生成了一个我在 Verilog 中需要的 user_logic 文件，但是我在更改代码时遇到了问题。

我需要的是实现数据进入 FSL 执行一些添加，然后将值返回给 MicroBlaze，正在发送数据但现在正在返回。

当我对在 Microblaze 上运行的代码进行一些修改时，我有时会发现运行时会出现很大的差异，以执行遵循相同路径的代码。为了说明，我所说的相同路径的真正含义，举这个例子，

所以说如果我修改了 function 的代码，execute_that即使condition设置了并且 functionexecute_this没有被修改，我也会看到运行时的变化。什么会导致这种情况？函数的内存对齐？缓存？有什么线索吗？

我在装有 Win7（64 位）的 ACER 笔记本电脑上安装了 Xilinx ISE 13.1。

安装软件（WebPACK 版本）后，我创建了一个空的 VHDL 模块并运行“检查语法”。该过程失败并出现以下错误：

错误：HDLParsers:3016 - “C:/Users/...”单元 std_logic_1164 所需的库单元标准在库 std 中不存在。

和

错误：HDLParsers:3046 - “C:/Users/...”第 21 行。库单元 STD_LOGIC_1164 在库 IEEE 中不可用。

如果我运行综合，也会发生这种情况。

谷歌搜索解决方案不是很有效，ISE 中错误的超链接导致赛灵思网站出现“找不到页面”结果。

如果有人能对此有所了解，我将不胜感激。

我有一位同事正在使用 Xilinx 的 LocalLink TEMAC

虽然我觉得 DS 很有趣，但我想了解更多关于它的基础知识。有没有人对网络/以太网书籍的良好低级介绍有任何建议？

我不需要知道“如何成为一名优秀的网络管理员”，而是需要了解诸如 MII、GMII 之类的接口，以及它们如何与市场上的不同 PHY 进行通信。我想了解的问题类似于：

什么是以太网？数据包是如何构成的？什么是序言以及如何使用它？什么是框架？

如果您认为学习起来真的容易得多，我也会对在线网站感兴趣。如果有系列丛书，我也会对此持开放态度。

我一直在尝试使用 Xilinx SystemC 找到指定给 Verilog 内核的整数的绝对值，我所看到的是 Verilog 将负数视为正数。

我已经尝试了所有数据类型：signed int、、、int。Xuint32

我的 SystemC 或 Xilinx C 代码是：

获得变量值后，我将它们打印在超级终端上。

在我的 Verilog 方面，代码是：

我也试过这段代码，但结果相似

请帮帮我！

我也尝试过其他数据类型并更改了参数，但结果并没有解决我总是得到我输入的相同数字，即

声明不是真的，我也试过了in<=0;

我正在使用这个开发板开发 Xilinx Spartan 3E 平台：

http://www.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm

我的程序对某些数据进行操作，然后提供输出。我希望将输入信号传输到外部。输入数据是一个 8 位信号流。

那么，如何通过 USB 将输入信号从笔记本电脑发送到 FPGA？Xilinx 是否支持此功能，或者是否有标准软件可以执行此操作？

谢谢。

我想使用来自图像的数据启动一些 BRAM（我正在使用 Xilinx FPGA 和 ISE）。它一定是通过coe文件但是如何？我可以编写一个 Java 小程序来手动构建 coe 文件（以前用 C++ 做过），但我正在寻找一个更快的解决方案。

谢谢

我正在尝试将 2 位 2 对 1 多路复用器安装到一个 LUT 中。似乎LUT5_D有 5 个输入和 2 个输出。我可以根据需要对 LUT 进行编程吗？

以前用过LUT3，LUT4从 virtex-5 library guide 看来，要实例化LUT5_D，我需要编写一个适当的 init 值，但只有一个 init 值可以编程，所以实际上只有一个输出会被使用？或者任何时候两个输出都会给出相同的值？

我在 Xilinx ISE 上使用 VHDL 在我的项目中生成寄存器传输逻辑的示意图。我知道 ISE 在吐出 RTL 和技术原理图之前进行了许多优化和门减少。我想要做的是将这些原理图的网表导出到某个文件中，这样我就可以将它用于我自己的程序。有没有办法做到这一点？我一直在阅读有关 ngc 文件的信息，但是合成时生成的 ngc 文件的内容绝对没有意义。

如果您以前这样做过，请告诉我，我很想看看这是如何完成的。如果在 ISE 上不可行，您能推荐一个可以做到的工具吗？