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谁能向我解释如何禁用 XST FF/Latch 微调？在这个特定的示例中，我知道为什么会发生修剪（我不想详细说明），但它们发生在非常大的 std_logic_vector（两个 128 位的向量）上。

也就是说，我收到了很多警告，看不出是否还有其他问题（我会关心）。所以我想隐藏警告或禁用 FF/Latch 修剪。那可能吗 ？

谢谢 ！

我正在尝试使用以下配置在 Verilog 中构建 RAM 块：

• 端口 A：128 位宽，使用 clk_a，将 RAM 块视为 128 位宽乘以 128 行深
• 端口 B：32 位宽，带有 clk_b，将 RAM 块视为 32 位宽乘以 512 行深

不用担心 READ-WRITE 序列化和互斥，我会在上面一层来处理它。

基本上，生成 128 位乘以 128 行的代码如下所示：

现在，如果我希望它看起来像 32 位乘以 512 深，我如何重构这个内存以看起来不同（有点像 C 中的重铸）？我知道我可以通过 32 位字启用来做到这一点，但我想看看是否有更清洁的方法来实现这一点。

让我知道你的想法 ？

RRS

更正：我指的是 Xilinx BRAM（BRAM 不能深 512）。但这本质上是一个具有链接多个 BRAM 的胶合逻辑的内存块。谢谢指出！！

我正在做阴影检测项目。它使用 Xilinx XPS 工具来创建嵌入式系统。一旦创建了系统，我有什么方法可以检查产生了多少逻辑门以及它们是如何配置的。是否有任何选项可以在 XPS 工具中检索此信息..？

我正在尝试用很少的经验用 VHDL 构建一个 sobel 滤波器。该实体仅用于在测试台上进行尝试，以查看 sobel 算法是否适用于输入数据。

有什么建议么？

非常感谢所有答案，如果您可以将完整的 VHDL 初学者引导到有用的东西，不客气

我正在模拟基于处理器的设计，其中程序存储器内容保存在 BRAM 中。我正在使用 VHDL（推断 BRAM）实现程序存储器。我试图避免使用 CoreGen，因为我想保持设计的可移植性。最终，该设计将用于 FPGA。

我想看看是否有办法使用 VHDL 泛型初始化 BRAM 的内存内容？我知道 Coregen 使用 COE 文件来初始化 BRAM，但我们是否有基于 VHDL 代码的方法来执行此操作？

让我知道你的替代建议。

我正在尝试使用 xilinix 10.1 实现有限状态机标识符我在以前的问题中看到了这些错误，但答案不包括我的问题。我不是在寻找答案，而是在寻找 FFd1 部分的含义

产生以下错误

这是我的代码

谁能告诉我

• current_state_FFd1 和 current_State_1 有什么区别？
• 我该如何解决这个错误？

提前致谢

首先是这个简单的加法器实体：

和测试台：

我得到报告输出：

如果我不初始化结果信号，我会得到未定义。所以问题是我最终没有得到结果。

我使用iSim和Xilinx。

此外，如果有人有一些关于 VHDL 的简短有效材料的良好链接，请随时发布。

很难解释标题中的问题，所以请继续阅读。

我有一个项目，我们正在实施 sobel 过滤器。起初，使用 sobel 计算，图像无法正常工作

但以不同的方式表达相同的计算

它工作得很好。尽管如此，仅过滤器的模拟是完全相同的。这与我如何在向量之前填充零有关吗？

我有两个模块

1. 计数器：输出是一个称为 error_count 的向量。
2. lcd：在 LCD 上显示代码的模块。输入包括时钟和error_count。

以下代码片段最相关并附在下面：

1. 顶层模块：

   /li>

2. 计数器模块：

   /li>

3. 液晶模组：

   /li>

这段代码有什么问题？显示器只打印 0 作为输出。我传递向量的方式有什么问题吗？

附加信息：我正在使用 Xilinx Spartan 3E 入门套件来测试此代码。LCD 代码很好，我已经用本地计数器（reg[31:0]）对其进行了测试。

我正在使用 Xilinx ISE 10.1 运行一些 verilog 代码。在代码中，我想将 3 个寄存器的寄存器值写入文件 cipher.txt 中。以下是代码片段：

执行结束，发现cipher.txt的内容为：

没有遇到其他错误，但出现了与 3 个 fwrite 对应的警告：

寄存器 clk_count 和 cipher 的值在每个时钟周期发生变化（寄存器 plain 的值始终保持不变），当 clk_count 等于 528 时将值写入 cipher.txt（由 if 语句指示）

任何人都可以提供一些见解和/或帮助我克服这个障碍吗？谢谢。