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我开始使用 Synopsys Synplify。导入我的 Xilinx ISE 项目（完全正常）。

尝试运行并接收 - 此行的“to_integer 没有匹配的重载”

我能做些什么来将这件作品用于 Synplify？

我正在使用 Virtex 5 FPGA 并希望有几个 +5/0 I/O 引脚与微控制器通信。到目前为止，我在板上使用的唯一外围设备是按钮和开关，我问过的人似乎都不知道执行此 I/O 的最简单方法。我查看了电路板规范，但没有找到任何简单的方法。如果您有任何建议，我将不胜感激。

我无法理解如何防止在 Verilog 项目中创建闩锁。我知道正在创建锁存器，因为我没有指定每个 case 语句中的所有信号会发生什么。但是，我不知道是否有任何方法可以避免这种情况（除了我目前使用的严厉方法）。

我目前有两个移位寄存器，register X和register R. 这些移位寄存器中的每一个都有一个 5 位宽的控制总线，由有限状态机控制。为了使这些移位寄存器的管理更容易，我希望利用按位运算来设置和取消设置控制总线位。

例如，在 state 中done，我需要取消shiftRight设置register R. 为此，我可以执行以下按位运算：

这完美地工作。下面，您可以看到我为寄存器控制总线定义的所有信号和按位操作。但是，由于我不需要修改每个状态中两个寄存器的所有寄存器控制总线，所以我最终得到了锁存器。例如，在下面的状态done中，我只需要修改寄存器控制总线register R。结果，为register X控制总线创建了一个锁存器。

目前，我通过简单地在状态机的每个状态中设置两个寄存器控制总线的所有位来解决这个问题，放弃了对信号执行按位运算的想法。

但是，我相信按位操作方法更干净——我想知道是否有任何方法让我继续使用这种方法而不处理闩锁。它使代码更容易阅读和修改。

一如既往，感谢您的帮助。

以前的解决方案：

我在 M Blcok（Simulink 中的 Xilinx 模块之一）中编写了这段代码：

它告诉我：

尽管代码中的第 15 行没有任何内容

它在代码末尾给出错误

有任何想法吗？？

我有用于 uart 的 xilinx 宏（.edn 文件），当我模拟宏给出未初始化的输出时，我不知道如何使用 inactivehdl？那么，如果有人可以帮助我正确使用宏怎么办......？

我是 FPGA 新手，我想知道是否有任何可用的典型算法设计来源。

更具体地说，我正在寻找向量内积距离计算或矩阵的排序和读写之类的东西。

我想知道我是否需要从头开始，或者我可以建立在以前的作品上。

仅供参考，我还没有决定我的芯片甚至语言。我会选择更灵活的那个。

我不确定这是否是发布此内容的正确堆栈交换网站，但如果不是，请将其移至适当的网站。

在为 spartan 3 starter kit 编写约束文件时，我遇到了一个小问题。

我已经阅读了赛灵思（制造商）提供的文档，并且我已经在网上搜索了几个星期，但没有任何运气。

我要做的是将我的网表接口链接到板上的 3 个 40 针头中的任何一个。（见下图）

通常它非常简单，如果说我想连接板上的按钮或 LED，我只需读取板上的连接名称，例如其中一个按钮是M13，然后在 UCF 文件中写入如下内容：

正如您在图像上看到的，标题在板上被命名为 A1、A2 和 B1，但奇怪的是，以下都不起作用：

我得到的错误意味着目标（由 LOC 指定）不存在或分配无效。

我希望你对我有一些想法。提前致谢

编辑： 这是 ISE 的输出：

但我很确定 TestOutputBus 存在，事实上我的设计中没有其他内容，并且正在使用正确的顶级单元。

EDIT2： 我更新了我的 UCF 文件，现在是这样的：

但是我现在在映射中遇到了一个不同的错误：

解决方案 ：

为了将引脚 5 和 6 分别映射到 TestOutputBus(0) 和 TestOutputBus(1) 我必须使用的是：

请注意，引脚 0 不可映射，这就是我使用引脚 5 和 6 的原因，以下表格显示了所有接头及其 LOC 的可映射引脚。

我目前正在尝试在 VHDL 中创建一个屏幕缓冲区（用于通过 VGA 发送视频数据的设备）。我正在使用 Xilinx ISE 13.1，我是 VHDL 的初学者。

我的想法是创建一个包含每个像素的 RGB 值（8 位）的大型二维数组。

我可以毫无问题地写入数组，但是当我必须读取它时变得更加复杂：合成变得非常长，而 XST 只是完全饱和内存，直到计算机自行关闭。

这是我的代码的简化版本，只是想画一条红色的 45° 线：

主要工艺：

绘图过程（实际上以丑陋的方式绘制一条线，但我只想在缓冲区中获取任何内容）。

给我带来麻烦的那一行是我尝试访问缓冲区中某些坐标处的值的那一行：

如果 Ecran(coordX,coordY) = '1' 那么

我也尝试这样做：

red_out <= Ecran(coordX,coordY);

如果我用整数值替换 coordX 或 coordY 之一，它工作正常（显示与缓冲区不匹配，但它工作），但如果我对它们都使用变量，它会在合成过程中崩溃。我很确定我对数组做错了什么（我刚刚学会了如何使用它们），即使它似乎与一些工作代码匹配。我也可能（并且可能）使用过大的数组。

如果有人知道我做错了什么，或者对如何在 vhdl 中创建屏幕缓冲区有更好的方法，我们将不胜感激。

非常感谢您提前。

嗨，我是 linux 和 Xilinx FPGA 的新手，但我正试图双脚跳进去。

我正在尝试在 Fedora 上运行 Xilinx webpack。我遇到的问题是当我使用 iMPACT 时，它尝试使用 USB 电缆连接时，iMPACT 崩溃（关闭且没有错误消息）。我很确定当它尝试访问 USB JTAG 电缆时会发生这种情况，因为当我尝试初始化 JTAG 或使用向导“自动连接到电缆并识别边界扫描链”时会发生这种情况。

我已经尝试按照他们的说明安装 Xilinx USB 驱动程序，但这并没有帮助。还有其他人在 Fedora 中使用 iMPACT 吗？我越来越沮丧。

不知道这是否是适合该论坛的问题类型，但我使用其他任何东西都无处可去。

谢谢

我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望这样做，因为我很好奇在完成 mips R2000 的数据路径后代码会是什么样子，而且它也是通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和 vhdl，但我希望看到用 vhdl 编写的整个数据路径。我使用赛灵思 12.3。谢谢！