fpga - 如何在activeHDL中使用xilinx宏？

Question

我有用于 uart 的 xilinx 宏（.edn 文件），当我模拟宏给出未初始化的输出时，我不知道如何使用 inactivehdl？那么，如果有人可以帮助我正确使用宏怎么办......？

Answer 1

ActiveHDL 是一个模拟器包。它通常通过编译 VHDL 或 Verilog 代码来运行。您所指的带有扩展名“.edn”的“宏”是 EDIF 网表文件。这些不是模拟器通常可以使用的文件，但在几乎所有情况下，合成器只能针对它们所针对的确切设备使用这些文件。

ActelHDL 可能会导入 EDIF 文件。在这种情况下，仅当 EDIF 文件使用的原语也作为项目的一部分添加时，它仍然有效。正如另一个答案所说，这很可能是赛灵思 unisim 库中的原语。

最好的选择可能是通过 Xilinx 工具（特别是“翻译”（ngdbuild）和“生成仿真网表”（netgen））运行您拥有的 EDIF 文件，以便为这些部分生成仿真模型。结果可能需要 Xilinx unisim 和 simprims 库，这些库通常可用于大多数仿真器的预编译，但也可以很容易地指向 Xilinx ISE 安装中的源代码。

Answer 2

使用赛灵思 uniMacro 库。您可能需要为您的模拟器编译或下载它。